BYTE1 и до шини даних підмікаються виходи
блоків пам яті 1, 2 , Які Працюють одночасно як один комірка пам яті. Звернення до Довгих слів відбувається за два цикли шини: у Першому ціклі відбувається Звернення до молодшого слова, так Як було показано вищє, а в іншому ціклі, при незмінній адресі, формується сигнал BYTE2, Який одночасно Надходить на обидвоє
Блоки пам яті 3, 4 и на шину даних Надходить старше слово - розряди D 23 - D 16 и D 31 - D 24.
При побудуванні цієї логічної Структури ми вважаться, что мапа розподілу адресного простору має вигляд, Який подано на рис. 2.4. При цьом Кожна з підсістем МПС має ВЛАСНА область адреса у адресного пространстве МПС. Для зручності адреси показані у шістнадцятковій и двійковій системах числення. При записі двійкового коду, для більшої наочності, зошити відокремлено Крапка.
Малюнок 2.4 - Мапа розподілу адресного простору
При аналізі адреса устройств можливо Побачити, что молодші Чотири розряди шістнадцятірічніх адреса ціклічно повторюються для шкірного пристрою. Відміни є лишь у п ятому и шостому розряда, Які и предусмотрена використовуват для адресування відповідніх устройств. Так, початкова адреси для ПЗП користувача становіть $ 090000 =% 0000.1001.0000.0000.0000.0000, а остання $ 09FFFF =% 0000.1001.1111.1111.1111.1111. Таким чином, адресний простір цього блоку становіть 64К и для организации Звернення до него необходимо дешіфруваті код, Якій відповідає початковій адресі цього пристрою (Самі старші розряди адреси), а самє $ 09 =% 0000.1001. Логічна структура такого дешифратора показана на рис. 2.5.
У МПС, яка розробляється Розподілення адреса віконується помощью ВІС FPGA, яка булу Розглянуто вищє, и яка формує сигналіз BACK1 (2, 3, 4, 5) відповідно до мапи, аналогічно схемі Наведеної на рис. 1.5.
Рисунок 2.5 - логічна структура дешифратора
До підсістемі вводу/виводу информации входять Такі Пристрої:
ПІ/Т - періферійній інтерфейс/таймер, призначеня для обміну Даними поміж мікропроцесором та зовнішнімі прилаштувати (датчиками, прилаштувався керування ТОЩО) у паралельних коді. Такоже цею Пристрій может використовуват, як таймер, для формирование довільніх годин інтервалів у МПС;
ПАП/П - послідовний асинхронний приймач/передавача, Який Призначено для обміну інформацією у послідовному коді.
ПІ/Т (PI/T) реалізовано на базі ВІС М68230 фірми Motorola. ПІ/Т складається з блоків, Які забезпечують зв язок з мікропроцесором (буферних РЕГІСТР, системний інтерфейс ТОЩО), и блоків, Які обслуговують Зовнішні Пристрої. ПІ/Т МС68230 дозволяє організуваті трьох 8-розрядні псуй А, В, С; вміщує 24-розрядно таймер и блок керування обміном, Який может використовуват для реализации переривані, паралельного Введення-Виведення даних або формирование сігналів квітування при пересіланні даних через псуй А, В. Доповідна описание цієї ВІС наведено у [3]. Для Усунення конфліктів при вікорістанні цієї ВІС при обміну Даними и формуванні годин інтервалів бажано Передбачити Включення двох мікросхем - одну для обміну Даними, другові як таймер.
логічна структура блоку паралельного порту и таймеру наведена на рис. 1.6. У якості паралельного порту предусмотрена использование двох ВІС DD3 и DD4, с помощью якіх буде можливо зорганізувати Підключення шести незалежних періферійніх устройств. У якості таймера вікорістовується ВІС DD5. Керування прилаштувати здійснюється помощью сігналів від ВІС FPGA, Які дозволяють роботові паралельного порту (ВІС DD3 и DD4) - BACK4 и таймеру - сигнал BACK5.
Паралельний порт на рис. 2.6 складається з двох ВІС М68230, что дозволяє організуваті Шість незалежних паралельних каналів для Підключення шести ЗОВНІШНІХ устройств.
Малюнок 2.6 - логічна структура блоку паралельного порту и таймеру
загаль, з ША ЦІ ВІС з єднуються шиною RS 5 ... 1, яка підключена до розрядів А 5 ... 1 і Забезпечує вибір устройств, что входять до складу ціх мікросхем. Таким чином, адресний простір кожної з ціх мікросхем становіть 5 лютий=32 коміркі пам яті, тому для Вибори однієї з ціх двох мікросхем можна використовуват Наступний розряд ША - А 6. Вибір между цімі ВІС здійснюється помощью дешифратор DD2, Який Виконує дешіфрування біта А 6 шини адресою. При цьом, значення біту А 6=0 віклікає формирование сигналом на віводі Y0 дешифратора DD2, Який дозволяє роботові ВІС DD3 (верхня, за схемами), а значення А 6=1 - дозволяє роботові ВІС DD4. Дозволи на роботу дешифратора слугує сигнал BACK4, Який Надходить на его вхід ОЕ. Если є необходимость збільшити Кількість паралельних каналів, то необходимо включать додаткові ВІС, вибір якіх буде здійснюватіся при дешіфруванні відповідніх старших розрядів ША.
<...
