ри одночасно, паралельний перетворювач автоматично реалізує схему вибірки-зберігання на своєму вході. На практиці існують відмінності в затримках компараторів та інші неузгодженості по змінному струмі, які викликають зменшення ефективного числа розрядів (ENOB) на високих вхідних частотах. Це відбувається тому, що швидкість наростання сигналів безпосередньо на входах порівнянна з часом перетворення компаратора. Вхід паралельного АЦП безпосередньо підключається до великої кількості компараторів. Кожен компаратор має непостійну залежно від напруги ємність переходу, і наявність цієї ємності, яка залежить від сигналу, призводить у більшості паралельних АЦП до зменшення ефективного числа розрядів (ENOB) і до великих спотворень на високих вхідних частотах. Додавання одного розряду до загальної роздільної здатності паралельного перетворювача вимагає подвоєння кількості компараторів! Це обмежує практичну роздільну здатність високошвидкісних паралельних перетворювачів до 8 розрядів, тому що при більш високою роздільною здатністю занадто велике виділення тепла. p align="justify"> Хоча доцільність побудови паралельних АЦП з високим дозволом (більшим, ніж 10 розрядів) викликає сумніву, такі АЦП часто використовуються в якості підсистем конвеєрних (subranging) АЦП (іноді званих полупараллельнимі (half-flash) АЦП), які мають значно більш високою роздільною здатністю (до 16 розрядів). p align="justify"> Враховуючи широку поширеність 8-розрядних паралельних перетворювачів з високими частотами дискретизації, приклад такого перетворювача ми використовуємо для ілюстрації концепції. Процес перетворення здійснюється у два етапи. Перші чотири старших розряду (MSB) оцифровуються першим паралельним АЦП (володіє точністю вище 8 розрядів), і двійковий вихідний 4-розрядний код подається на 4-розрядний ЦАП (також володіє точністю вище 8 розрядів). Вихідний сигнал з ЦАП віднімається з збереженого аналогового вхідного сигналу, і результат віднімання (залишок) посилюється і подається на другий паралельний АЦП. Потім вихідні сигнали двох 4-розрядних паралельних перетворювачів об'єднуються в один 8-розрядний вихідний код. Якщо динамічний діапазон залишкового сигналу трохи точно заповнює динамічний діапазон другого паралельного перетворювача, виникає нелінійність і, можливо, втрата коду. p align="justify"> Блок-схема 8-розрядного конвеєрного АЦП на основі двох паралельних 4-розрядних АЦП показана на рисунку 6. br/>В
Малюнок 6 - Блок-схема 8-розрядного конвеєрного АЦП на основі двох паралельних 4-розрядних АЦП
Сучасні конвеєрні АЦП використовують методи, звані цифровий корекцією, для усунення проблем, пов'язаних з архітектурою. Спрощена блок-схема 8-розрядного конвеєрного АЦП з цифровою корекцією (DCS). Представлена ​​архітектура подібна тій, що використовується в 12-розрядному АЦП AD6640 з швидкодією 65MSPS. Зверніть увагу, що 6-розрядний і 7-розрядний АЦП використовуються для отримання вихідного ко...
