Московський інженерно-фізичний ІНСТИТУТ
(ДЕРЖАВНИЙ УНІВЕРСИТЕТ)
Факультет КІБЕРНЕТИКИ
Кафедра "Комп'ютерні системи та технології"
РЕФЕРАТ
з курсу "Архітектура обчислювальних систем"
на тему:
Процесорне архітектура Sun SPARC. SPARC T3
Студент гр. К9 - 122 Савін Микита Ігорович
Викладач Чепін Євген Валентинович
р.
В
Зміст
Структурна нотація
Введення
Загальна інформація
Архітектура процесора SPARC T3
Ядро процесора SPARC T3
Особливості конвеєра
Інтегровані мережі
Потоковий Процесор
Інтегрована підтримка PCI Express другого покоління
Управління електроживленням
Список літератури
Структурна нотація
P (SPARC T3) = 16Core <-> X (8 * 9 Crossbar) <-> 2Coherence Plane
В· Core - ядро ​​процесора;
В· Crossbar - комутатор для взаємодії ядер з розділяються ресурсами;
В· Coherence Plane - когерентний рівень.
Coherence Plane = Csh2 <-> 2COU <-> {MC, 3LFU}
В· Csh2 - кеш-пам'ять другого рівня;
В· COU (Coherence and Ordering Unit) - модуль когерентності та впорядкування;
В· MC (Memory Controller) - контролер пам'яті;
В· FLU (Link Framing Unit) - модуля структурування зв'язків.
Core = Csh1 - Rg - Ep {2Bp64, Fp64}
В· Csh1 - кеш-пам'ять першого рівня;
В· Rg - регістри;
В· E - виконавчий пристрій;
В· B - пристрій виконання цілочисельних операцій;
В· F - пристрій виконання операцій з плаваючою крапкою;
В· p (Pipeline) - конвеєр (Ep, Bp, Fp).
Rg = {320Rg1 (IRF) 64, 64Rg2 (FPRF) 64,}
В· IRF (Integer Register File) - цілочисельний регістровий файл;
