Міністерство освіти і науки Російської Федерації
Новосибірський державний технічний університет
Кафедра КТРС
РОЗРОБКА СИСТЕМИ ЗБОРУ ТА ОБРОБКИ ДАНИХ
Курсова робота з дисципліни
Основи мікропроцесорної техніки
Новосибірськ, 2012
Зміст
Введення
1. Аналіз вихідних даних
2. Розробка структурної схеми системи
3. Вибір та обгрунтування, зазначених у завданні елементів
4. Аналіз часових параметрів системи
5. Розробка файлу конфігурації для системи збору-обробки даних на мові AHDL
6. Моделювання цифрової частини системи
Висновок
Список літератури
Додаток 1
Введення
На відміну від звичайних цифрових мікросхем, логіка роботи ПЛІС не визначається при виготовленні, а задається за допомогою програмування (проектування lt; # justify gt; збір обробка файл конфігурація
1. Аналіз вихідних даних
Вихідні дані вибираємо за завданням згідно свого варіанту.
Таблиця 1 - Вихідні дані
ПЛІСEP1K50 TQFP144АЦП/MSPS/bit (канал) AD6644AST - 40/40/14ОЗУ на 1 канал, ksample16Кол-во каналов2Делітель частоти общій2,16,32СінхронізаціяВнут. +/Внеш + Інтерфейс; швидкість; bitRS485; 300kb/sec; 7
Систему збору і обробки даних реалізуємо за допомогою двох 14-розрядних одноканальних АЦП AD6644AST - 40 з частотою перетворення 40МГц, ОЗУ з об'ємом пам'яті не менше 16 ksample на 1 канал (так як згідно із завданням каналу два, то нам потрібно ОЗУ з об'ємом пам'яті не менше 32 ksample) не менше, ніж на 14 біт, програмованої логічної інтегральної схеми EP1K50 TQFP144 і послідовного інтерфейсу RS 485.
2. Розробка структурної схеми системи
Рис. 1 - Структурна схема системи збору і обробки даних
Аналогові сигнали приходять на АЦП, які перетворює їх в 14-розрядну кодову комбінацію. Кодові комбінації з обох АЦП передаються в ПЛІС. При внутрішній + синхронізації дані з АЦП постійно порівнюються з порогом. Якщо сигнал перевищує поріг, при цьому попереднє значення менше порога, то запускається запис даних в ОЗУ.
При зовнішній + синхронізації в якийсь момент часу приходить зовнішній цифровий сигнал синхронізації, який можна вважати ідеальним. Якщо зовнішня +, то з приходом фронту synchinput сигнал з АЦП записується в запам'ятовуючий пристрій. При перемиканні режиму запису на читання і переповненні лічильника адреси ОЗУ дані з ОЗУ надходять на інтерфейс.
3. Вибір та обгрунтування, зазначених у завданні елементів
Вибір схеми інтерфейсу RS 485
Інтерфейс RS - 485 (EIA/TIA - 485) - один з найбільш поширених стандартів фізичного рівня зв'язку. Фізичний рівень - це канал зв'язку і спосіб передачі сигналу (1й рівень моделі взаємозв'язку відкритих систем OSI).
Мережа, побудована на інтерфейсі RS - 485, являє собою приймач, з'єднані за допомогою витої пари. В основі інтерфейсу RS - 485 лежить принцип диференціальної (балансної) передачі даних. Суть його полягає в передачі одного сигналу по двох проводах. Причому по одному дроту (умовно A) йде оригінальний сигнал, а по іншому (умовно B) - його інверсна копія. Іншими словами, якщо на одному дроті 1 raquo ;, то на іншому 0 і навпаки. Таким чином, між двома проводами кручений пари завжди є різниця потенціалів: при 1 вона позитивна, при 0 - Негативна.
Рис. 2 - Принцип роботи інтерфейсу RS 485
485 - напівдуплексний інтерфейс. Прийом і передача йдуть по одній парі проводів з поділом за часом.
Мікросхема драйвера інтерфейсу RS485
Лідером у розробці і випуску мікросхем драйверів є фірма MAXIM.
Всі мікросхеми драйверів можна умовно розділити на 4 групи:
мікросхеми з харчуванням +5 В;
мікросхеми з розширеним діапазоном харчування від 3 до 5.5 В;
низьковольтні мікросхеми з харчуванням 3.3 В;
мікросхеми з вбудованою оптичною ізоляцією.
