е бути збільшена до 32 осередків. Вибір режиму виконує керуючий сигнал В«weВ» (Write Enable), рівний В«0В» для режиму читання і В«1В» - для запису. ОЗУ має 8-розрядні шини даних запису-В«diВ» (Data Input) і даних читання-В«doВ» (Data Output). Шина адреси В«aВ» має 5 розрядів.
Лічильник адреси. Необхідний для зберігання адреси осередків пам'яті. Його розрядність К повинна відповідати рівності 2 До = N, де N - ємність пам'яті. При N = 32 отримаємо К = 5. Лічильник повинен забезпечувати режими початкового скидання сигналом res = 1 і инкремента адреси при сигналі ina = 1.
Лічильник чисел. За умовою завдання в ОА необхідно виконати підрахунок кількості чисел, які відповідають заданій умові, при цьому максимальне число дорівнює 16. Враховуючи, що результат підрахунку буде записуватися в пам'ять з байтовой організацією, вибираємо лічильник з розрядністю 8 біт. Керуючі сигнали забезпечують скидання при res = 1, і інкремент лічильника чисел при inc = 1.
Мультиплексор - комбінаційна схема, керована сигналом wn. При сигналі wn = 0 в якості даних для запису в пам'ять підключається вихід АЛУ а при wn = 1 - код лічильника чисел N,
АЛП - комбінаційна схема, що виконує модифікацію даних, що надходять по шині В«doВ» і видачу результату на шину В«dВ». У блоці АЛУ також міститься формувач ознак числа В«х1В» і В«х2В», входами якого є дані шини В«doВ». p align="justify"> Перетворення даних в АЛП виконується постійно і безумовно. На шині В«dВ» завжди присутні модифіковані, які записуються в пам'ять при х2 = 1, а при х2 = 0 не використовуються. br/>
3. Розробка алгоритму
Для розв'язуваної задачі складено алгоритм (рис. 3). Кожному виконуваного оператору алгоритму буде однозначно відповідати стан автомата (Q) і вершина графа. При певних станах будуть сформовані керуючі сигнали, позначені на функціональній схемі (Мал. 2). p align="justify"> Існують різні системи кодування станів автомата. У прикладі розглянемо найпростіший варіант, коли операторам алгоритму присвоюються номери з ряду чисел (012345). p align="justify"> Початкова стан Q0 - скидання всіх регістрів і лічильників пристрою, для цього повинен вироблятися сигнал В«resВ», який подається на лічильники.
.
При стані Q1 виконується читання коду числа з пам'яті в регістр даних. Якщо у пристрої пам'яті використовується режим асинхронного виведення, то вихідний сигнал для цього стану не потрібно. p align="justify"> Перевірка умови х1 визначає необхідність инкремента лічильника чисел, якщо умова виконується.
Стан Q2 виникає при х1 = 1, якщо повинен виконаються і...
