онаправлений буфер шини даних. Схема ПБ представлена ​​на рис.3. Для зменшення загальної кількості висновків МП, по деяким з них у різні моменти передаються різні сигнали, тому молодші 16 ліній адреси і шина даних суміщені (мультиплексовані). В
Конденсатор C до включення живлення розряджений. У початковий момент часу t0 подається напруга живлення на висновки (+). Починаючи з цього моменту часу на вході ~ RES діє логічний 0 до моменту t1, коли напруга на конденсаторі C досягне порогового значення логічної 1. Протягом інтервалу t0 .. t1 вихідний сигнал RESET має активний рівень лог.1. Мікропроцесор переводиться в початковий стан. При це в регістр CS записується код FFFFh, а в регістр IP код 0000h.
Коли C зарядиться і сигнал ~ RES стане "1", на вході RESET мікропроцесора сигнал знизиться до пасивного рівня. Починається основний цикл роботи. МП витягує з комірки пам'яті з адресою FFFF: 0000 перший байт команди, який найчастіше є кодом безумовного переходу до того місця в пам'яті, де знаходиться початок програми. У процесі роботи можна перезапустити МП за допомогою кнопки SW. Конденсатор C розряджається до нуля і процес запуску повторюється. МП може працювати в двох режимах в максимальному і мінімальному. Мінімальний режим обмежує адресується обсяг пам'яті до 64Kb. У більшості додатків в приладобудуванні такого обсягу достатньо, тому сигнал ~ MX/MN = 1. Формувачі сигналів ШУ, ША і ШД (шини управління адреси і даних), виконані на елементах АБО, регістрах і шинних формувача і служать також для збільшення потужності цих сигналів.
Генератор G формує послідовність імпульсів CLK, званих тактовими. Виконання команди проводиться протягом інтервалів часу, званих циклами. Якщо в циклі є звернення до пам'яті або до зовнішніх пристроїв, то він називається циклом шини. Цикл шини містить 4 обов'язкових такту T1 ... T4. <В
У такті T1 мікропроцесор передає по поєднаною шині адресу/дані адресу осередки пам'яті або зовнішнього пристрою (ВУ), підключеного до шин ШУ, ША і ШД . У такті T2 проводиться вибір напрямку обміну даними з пам'яттю або ВУ, а в тактах T3, T4 - передача даних. Якщо ЗУ (пристрої) або ВУ повільні, то на вхід готовності RDY посилається сигнал RDY = 0, за яким МП вставляє цикли очікування TW, до тих пір, поки не буде встановлена ​​готовність ВУ або ЗУ (RDY = 1). Якщо в циклі немає звернення до шини, то МП формує неодружені цикли TI. p> Для розділення сигналів суміщеної шини адресу/дані ШАД (AD15. .0) їх необхідно "Демультіплексіровать" за допомогою регістра засувки адреси RG і двонаправленого буфера BD. При зверненні до пам'яті (у тому числі при вибірці команди) мікропроцесор передає по ШАД адресу осередки пам'яті. Ця адреса записується в D-тригери регістра RG сигналом ALE генерируемим мікрпроцессором в цей момент і вступників на синхровхід D-тригерів. Адреса в регістрі зберігається на час наступної передачі даних. Сл...
