../../? ????? ° ??????? ?? ·? ° ??? ° ??????/????? € ??????? ° ??/frames/glossariy.htmlgt;третьего рівня - 2 Мб, з технологією Intel Smart Cache). Працював на тактовій частоті - 1,6 ГГц, з системною шиною DMI 2.0.Xeon MP, ядро ??Westmere-EX (квітень 2011 р)
Процесори грунтувалися на мікроархітектурі Westmere, вироблялися за технологією - 32 нм, і містили три рівні КЕШ-пам'яті. Об'єм кеш-пам'яті другого рівня - по 256 КБ для кожного ядра. Об'єм кеш-пам'яті третього рівня змінювався, залежно від модифікації, від 18 до 30 Мб. ???????? ??????? lt; ../../../? ????? ° ??????? ?? ·? ° ??? ° ??????/?? ??? € ??????? ° ??/frames/glossariy.html gt; процесорів змінювалася від 1,73 до 2,67 ГГц. В якості системної шини використовувалася шина QPI. Робоча напруга становило 0,6-1,35 В. Розрахункова споживана потужність змінювалася від 95 до 130 Вт
Intel Xeon MP, ядро ??Sandy Bridge (квітень 2011 р)
Процесори грунтувалися на мікроархітектурі Sandy Bridge, вироблялися за технологією - 32 нм, і містили три рівні КЕШ-пам'яті. Об'єм кеш-пам'яті третього рівня змінювався, залежно від модифікації процесорів, від 3 до 8 Мб. ???????? ??????? lt; ../../../? ????? ° ??????? ?? ·? ° ??? ° ??????/?? ??? € ??????? ° ??/frames/glossariy.html gt; змінювалася від 2,2 до 3,5 ГГц. В якості системної шини використовувалася шина DMI 2.0.
Вибір логічної структури процесора
Вибір структури процесора визначається двома факторами: досягнення заданої продуктивності при мінімальних витратах обладнання.
Відомі такі способи підвищення продуктивності процессрах:
) совмешеніе окремих етапів виконання послідовно обираних команд і етапів виконання операцій;
) предвибірки і буферизація команд і операндів;
) введення декількох операційних пристроїв;
) вибір алгоритмів прискореного виконання операцій;
) спеціалізація операційних пристроїв;
) введення в структуру буферної пам'яті (кеш-пам'ять);
) підвищення рівня системи команд (спецоперації).
Кожен спосіб тягне за собою збільшення обьема обладнання, а значить і збільшення вартості процесора і, отже, зниження його ефективності, тому необхідно оцінювати доцільність використання кожного способу з урахуванням витрат обладнання.
На рис.2 показані часові діаграми виконання команди з розбиттям на етапи виконання: ВК - вибірка команди; РК - розпакування команди; АТ - обчислення адреси операнда; ВО - вибірка операнда;
ОП - виконання операції; ЗР - запис результату. При цьому окремі етапи (РК, АТ) можуть бути виконані за один такт, всі інші етапи можуть зажадати для свого виконання кількох тактів. Сумісність може виконуватися тільки для етапів однакової довжини; для випадку, коли тривалість суміщаються етапів різна, тривалість виконання етапу вибирається по найбільшому часу виконання. Суміщення не може бути виконано для взаємозалежних команд, так як виконання наступної команди залежить від результату попередньої операції: операція переходу або використання результату як операнда наступної операції.
Час виконання виконання команди процесором, при наявності суміщення, визначається виразом:
ТКТ=(N-Nc + 1),
де ТКТ - час виконання команди (тактів);
N - кількість тактів виконання команди;
Nc - кількість суміщених тактів.
Таким чином продуктивність процесора визначається як кількістю тактів виконання кожної команди і часом переходу команд, так і кількістю рівнів суміщення обробки команд.
Метод суміщення виконання команд забезпечує збільшення пропускної здатності пристроїв і при цьому не змінює час обробки окремої команди. Тому, якщо серед команд зустрічаються залежні, то пропускна здатність процесора знижується на величину певну характером залежності суміщаються команд. Залежність команд як би зменшує число рівнів суміщення, а отже, і пропускну здатність процесора.
Слід враховувати, що суміщення виконання команд збільшує об'єм обладнання і ускладнює схеми управління тим сильніше, чим більше число рівнів суміщення.
При виборі структури процесора з поєднанням виконання команд має бути визначено:
кількість незалежних виконавчих блоків;
структура і алгоритми роботи виконавчих блоків;
організація виконання команд передачі управління;
організація внутрішньої пам'яті процесора;
ступінь спільного використання обладнання процесора в різних режимах обробки і управління.
На рис.3 представлена ??структурна схема процесора з повним поєднанням виконання команд. Блок вибірки команд (БВК) містить власний суматор для обчислення адреси операнда. Буфери команд призначені для зберігання послідовності виконуваних команд, у тому числі за двома альтернативними напрямками для швидкого переходу.
Блок вибірки операндів має роздільні регістри адреси т...
