ам'ятовують. p align="justify"> Блок вводу-виводу - БВВ. БВВ здійснюють комутацію висновків корпусу мікросхеми з внутрішньої конфігурується логікою. БВВ підтримують більшість сигнальних стандартів вводу-виводу, що існують в даний час. p align="justify"> Блок пам'яті. Кожен блок може конфигурироваться як Двопортовий ОЗУ ємністю 18 кбіт. p align="justify"> Блок помножувача. Вбудований помножувач 18x18 біт. p align="justify"> Цифровий блок управління синхронізацією - DCM (Digital Clock Manager).
У даній роботі будуть детально розглянуті та використані в пошуковому проектуванні параметри ПЛІС сімейства Spartan-6, Virtex (з 4й по 7ю серію), а також Artix-7 і Kintex-7 (7 серія ПЛІС поряд з Virtex-7).
1.2 Архітектура сучасних ПЛІС фірми Xilinx
Зростання складності ПЛІС призводить до того, що ознайомлення тільки з технічною документацією не завжди дозволяє дати розгорнуту картину того, як саме проводити вибір ПЛІС для конкретного проекту з урахуванням особливостей архітектури і характеристик встановлених на кристалі елементів [1, 2].
Виходячи з цього, в даній роботі перед безпосередньо процесом пошукового проектування моделі ПЛІС буде проведена робота за вказівкою на найбільш значущі нові властивості ПЛІС і ті слідства, які важливі для побудови системи цифрової обробки сигналів.
1.2.1 Архітектура логічних осередків
Протягом тривалого періоду часу (до 2005р.) стандартним рішенням для реалізації логічної комірки (ЛЯ) ПЛІС була конфігурація В«4-входовий таблиця істинності + тригерВ» (4-LUT + FF). Очевидною реалізацією такої ЛЯ був 16-розрядний зсувний регістр або однопортове синхронне ОЗУ ємністю 16х1. Дві сусідніх ЛЯ можуть бути налаштовані як Двопортовий ОЗУ 16х1 із записом і читанням за однією адресою і читанням за іншою адресою. Якщо необхідно мати ОЗП великої ємності, то воно будується на базі кількох ЛЯ. Таке ОЗУ розподілено по площі ПЛІС і тому називається розподіленим (Distributed RAM) [4]. p align="justify"> Після 2005р. з появою сімейства ПЛІС Virtex-5, виконаних за технологією 65 нм, еволюція архітектури ЛЯ пішла більш швидкими темпами. У Virtex-5 замість стандартної конфігурації ЛЯ 4-LUT + FF була введена конфігурація 6-LUT + FF , а починаючи з сімейств Virtex-6, Spartan-6 (технології виробництва 40 і 45 нм відповідно) і до сьогоднішнього дня ще більш прогресивна конфігурація 6-LUT + 2 * FF (рис. 3, 4). Відповідно 6-входовий таблиця істинності (6-LUT) може конфигурироваться як 32-розрядний зсувний регістр або блок однопортової пам'яті з організацією 64х1 (рис. 5) [1, 2]. Тобто додавання нових входів сталося дійсно за рахунок збільшення ємності конфігураційної пам'яті (відразу в 4 рази), а не за рахунок додавання ...
