ому значенні сигналу OE # вихід мікросхеми переходить в стан високого вихідного опору. p align="justify"> Тимчасові діаграми циклів читання і запису наведені на наступному малюнку і не вимагають особливих пояснень. Цикл запису може бути організований і трохи інакше, ніж показано на малюнку у разі утримання під час циклу високого рівня сигналу OE #. br/>В
Час доступу tAC у типових мікросхем становить порядку 10 нс. Тому реально такі мікросхеми можуть працювати на частотах, близьких до частоті системної шини, тільки якщо ці частоти не перевищують 66 МГц. p align="justify"> Дещо пізніше з'явилася синхронна пакетна статична пам'ять (SBSRAM), орієнтована на виконання пакетного обміну інформацією, який характерний для кеш-пам'яті. Ця пам'ять включає в себе внутрішній лічильник адреси, призначений для перебору адрес пакету, і використовує сигнали синхронізації CLK, як і синхронна DRAM пам'ять. p align="justify"> Для організації пакетного обміну, крім наявних у асинхронної пам'яті керуючих сигналів CS #, OE # і WE #, в синхронну пам'ять також введені сигнали ADSP # (Address Status of Processor) і CADS # (Cache Address Strobe ), супроводжуючі передачу адреси нового пакету, а також сигнал ADV # (Advance) просування на наступну адресу пакета. Пакетний цикл завжди передбачає передачу чотирьох елементів, так як внутрішній лічильник має всього 2 біти, причому перебір адрес у межах пакету може бути послідовним або з розшаруванням (чергуванням) по банках (при використанні процесорів сімейства x86). p align="justify"> Тимчасові діаграми пакетних циклів читання і запису наведені на наступному малюнку. Звернення до синхронної пам'яті можуть бути і одиночними. У цьому випадку низького рівня сигналу ADSP #, яка вказує на передачу адреси, відповідає високий рівень сигналу CADS #, а не низький, як при пакетному циклі. Параметр TQK характеризує час затримки даних щодо синхронізуючого сигналу. br/>В
. Статична пам'ять
Наступним кроком у розвитку статичної пам'яті з'явилася конвейєрно-пакетна пам'ять PBSRAM, що забезпечує більш високу швидкодію, ніж SBSRAM. У неї були введені додаткові внутрішні буферні регістри даних (тут можна провести аналогію з EDO DRAM пам'яттю) адреси, а в ряді модифікацій передбачена можливість передачі даних на подвійний швидкості по передньому і задньому фронтах синхросигналу і використовуються здвоєні внутрішні тракти запису і читання. Це дозволило отримати час звернення близько 2-3 нс і забезпечити передачу даних пакету без затримок на частотах шини більше 400 МГц. p align="justify"> Внутрішня логіка дозволяє перемикатися з циклів читання на цикли запису і навпаки без додаткових затримок, крім того, аналізується збіг адрес запису і читання для виключення надлишкових операцій.
Структурна схема такої пам'яті наведена на наступному малюнку, де ФАП - блок формування адрес па...
