й пам яті, причому ее можна даже Скидати на жорсткий диск (частина табліці может буті відсутнім в пам'яті, будучи скінутої на HDD).
Если для кожної операции роботи з пам яттю БУВ бі Потрібний такий етап перекладу адресу, то все Працювало б занадто Повільно. Тому Інженери повернули до принципом фізичної адресації, Дода невелика кеш-пам ять безпосередно на процесор, яка зберігає відповідність для декількох недавно запитаня адресу. Кеш-пам'ять назівається Translation Lookaside Buffer (TLB). Intel Повністю перероб TLB в новій архітектурі. До ціх пір Core 2 Використана TLB Першого уровня очень маленького розміру (16 запісів), но очень Швидко і только для Завантажени, а такоже більшій кеш TLB іншого уровня (256 запісів), Який відповідав за завантаження, відсутні в TLB L1, а такоже и запісу.тепер оснастіті повноціннім дворівневім TLB: кеш TLB Першого уровня розділеній для даних и інструкцій. Кеш TLB L1 для даних может зберігаті 64 записи для маленьких сторінок (4K) або 32 записи для великих сторінок (2M/4M), а кеш TLB L1 для інструкцій может зберігаті 128 запісів для маленьких сторінок (як и у випадка Core2), а такоже сім для великих. Другий рівень складається з Уніфікованого кеша, Який может зберігаті до 512 запісів и працює только з маленькими сторінками. Мета такого Поліпшення Полягає в збільшенні продуктівності Додатків, Які Використовують Великі масивов даних. Як и у випадка дворівневої системи передбачення розгалужень, перед нами ще одне свідчення серверної орієнтації архітектури.
Давайте на годину повернемося до SMT, оскількі ця технологія теж впліває на TLB. Кеш L1 TLB для даних и TLB L2 дінамічно розподіляються между двома потоками. Навпаки, кеш L1 TLB для інструкцій статично розподіляється для малих сторінок, а виділений для великих сторінок Повністю копіюється - це Цілком зрозуміло, ВРАХОВУЮЧИ его малий розмір (сім запісів на потік).
1.5 Оптімізованій доступ до пам'яті (Unaligned Memory Access)
У архітектурі Core доступ до пам яті призводить до ряду обмежень по продуктівності. Процесори БУВ оптімізованій для доступу до адреса пам яті, вірівнянім по 64-байтную кордонів, тобто за розміром однієї строчки кеша. Для невірівняні даних доступ БУВ НЕ только повільній, но и виконан невірівняні інструкцій зчітування або записів Було більш накладними, чем у випадка вірівняніх інструкцій, Незалежности від реального вірівнювання даних пам'яті. Причина пролягав в тому, что ЦІ інструкції приводили до генерації декількох мікрооперацій на декодерах, что зніжувало пропускну спроможність з Даними типами інструкці??. У підсумку компіляторі Унікал генеруваті інструкції подібного типу, підставляючі вместо них послідовність інструкцій, Які Менш накладні.
Так, читання з пам яті, при якому відбувався перехлест двох рядків кеша, сповільнювався примерно на 12 тактів, в порівнянні з 10 тактами для запису. Інженери Intel оптімізувалі подібний тип Звернення, щоб ВІН віконувався швідше. Почнемо з того, что теперь немає Падіння продуктівності при вікорістанні невірівняні інструкцій читання/запису у випадка, коли дані вірівняні в пам яті. У других випадка Intel теж оптімізувала доступ, знизу Падіння продуктівності в порівнянні з архітектурою Core.
1.6 Більше блоків попередньої Вибірки з більш ефективного робот
віртуальний пам'ять intel процесор
У архітектурі Conroe Intel особливо пишаться апаратними блоками передбачення. Як ви добре там, блок пророкування - це Механізм, Який стежа за характером доступу до пам'яті и намагається Передбачити, Які дані будут потрібні через кілька тактів. Мета Полягає в тому, щоб віпереджувальнім чином Завантажити дані в кеш, де смороду будут розташовуватіся Ближче до процесора, и вместе с тім максимально використовуват доступної пропускної спроможність тоді, коли процесору вона НЕ потрібна.
Дана технологія дает чудові результати з більшістю настільніх Додатків, но в серверній середовіщі вона часто приводила до Втрати продуктівності. Є кілька причин подібної неефектівності. По-перше, доступ до пам яті часто складніше Передбачити в серверних ЗАСТОСУВАННЯ. Доступ до бази даних, например, аж Ніяк НЕ лінійній - если в пам яті запітується небудь елемент даних, то Це не означає, что Наступний буде Сусідній елемент. Це обмежує ефективність блоку попередньої Вибірки. Альо основною проблемою булу Пропускна здатність пам яті в многосокетніх конфігураціях. Як ми Вже говорили Ранее, вон Вже булу Вузька місцем для декількох процесорів, альо, крім цього, блоки попередньої Вибірки приводили до Додатковий НАВАНТАЖЕННЯ на цьом Рівні. Если мікропроцесор НЕ Виконує доступ до пам яті, то включати блоки попередньої Вибірки, Намагаючись використовуват пропускну здатність, по їх припущені, вільну. Проте блок не могли знаті, чі потріб...
