Читання з зовнішньої пам'яті відбувається в наступній послідовності ADSP-2106x виводить адресу читання і виставляє сигнал вибору пам'яті (MSj-o) щоб вказати вибраний банк. Сигнал вибору пам'яті не скидається междупоследовательнимі зверненнями в один і той же банк пам'яті.
ADSP-2106x виставляє строб читання (якщо звернення в пам'ять не переривається через умовної команди).
ADSP-2106x перевіряє, чи необхідні стану очікування. Якщо так, то сигнал вибору пам'яті і строб читання залишаються активними на додатковий (і) цикл (и). Наявність станів очікування визначається станом сигналу зовнішнього підтвердження (АСК), внутрішнім програмованим лічильником станів очікування або комбінацією обох.
ADSP-2106x фіксує дані.
ADSP-2106x скидає строб читання.
При ініціалізації іншого звернення до пам'яті ADSP-2106x виводить адресу і сигнал вибору пам'яті в наступному циклі.
Зауважимо, що якщо зчитування з пам'яті є частиною умовної команди, яка не виконується через те, що умова помилково, то ADSP-2106x виводить адресу і сигнал вибору пам'яті для читання, але не виставляє строб читання і не читає дані.
Запис у зовнішню пам'ять, режим ведучого Запис під зовнішню пам'ять відбувається в наступній послідовності:
ADSP-2106x виводить адресу запису і виставляє сигнал вибору пам'яті, щоб вказати вибраний банк. Сигнал вибору пам'яті не скидається між послідовними зверненнями в один і той же банк пам'яті.
ADSP-2106x виставляє строб запису і виводить дані (якщо звернення в пам'ять не переривається через умовної команди).
ADSP-2106x перевіряє, чи необхідні стану очікування. Якщо так, то сигнал вибору пам'яті і строб запису залишаються активними на додатковий (і) цикл (И). Наявність станів очікування визначається станом сигналу зовнішнього підтвердження (АСК), внутрішнім програмованим лічильником станів очікування або комбінацією обох.
ADSP-2106x скидає строб записи в кінці циклу.
ADSP-2106x переводить свої висновки даних в третій стан.
При ініціалізації іншого звернення до пам'яті ADSP-2106x виводить адресу і сигнал вибору пам'яті в наступному циклі.
Зауважимо, що якщо запис в пам'ять є частиною умовної команди, яка не виконується через те, що умова помилково, то ADSP-2106x виводить адресу і сигнал вибору пам'яті для запису, але не виставляє строб запису і не виводить ніяких даних.
Шини пам'яті і генерація адрес
У процесорі ADSP-2106x є три внутрішні шини, з'єднані з його двухпортовой пам'яттю: шини РМ, DM і шина I/O. Шини РМ і DM спільно використовують один порт пам'яті, а шина I/O - інший порт.
Програмний автомат і генератори адреси даних (DAG1 і DAG2) формують адреси пам'яті. Програмний автомат виводить 24-розрядний адреса на шину РМ для вибору команди. DAG1 і DAG2 забезпечують адреси для читання і запису даних (див. рис.5.1).
Два генератора адреси даних дозволяють виконувати непряму адресацію даних. DAG1 виводить 32-розрядний адреса на шину адреси DM. DAG2 виробляє 24-розрядний адреса для звернення до даних по шині даних РМ. DAG1 і DAG2 можуть генерувати адреси одночасно - по шині РМА і шині DMA - для подвійних операндів читання/запису, якщо команда, яка повинна бути обрана, доступна з кеша.
48-розрядна шина PMD використовується для передачі команд (і даних), 40-розрядна шина DMD використовується для передачі даних. Розрядність шини PMD - 48 біт у відповідність з довжиною командного слова. Коли ця шина використовується для передачі 32-розрядних даних з плаваючою крапкою або 32-розрядних даних з фіксованою точкою, то дані вирівнюються до 32 старшим розрядам шини.
40-розрядна шина DMD забезпечує шлях для передачі за один цикл вмісту будь-якого регістра в процесорі в будь-який інший регістр або в будь-яку клітинку зовнішньої пам'яті. Адреси даних беруться з одного з двох джерел: абсолютної величини, визначеної в команді (пряма адресація), або з виходу генератора адреси даних (непряма адресація) .32-розрядні дані з фіксованою точкою і 32-розрядні дані з плаваючою точкою одиночної точності також вирівнюються до 32 старшим розрядам шини.
Регістри РХ, що з'єднують шини, дозволяють виконувати обмін даними між 48-розрядної шиною PMD і 40-розрядної шиною DMD або між 40-розрядним регістровим файлом і шиною PMD. Ці регістри містять апаратні засоби для усунення розбіжності у розрядності шин.
Три шини: РМ, DM і I/O - об'єднуються в зовнішньому порте процесора, утворюючи поза кристала одиночні шини даних (DATA47_0) та адреси (ADDR31 _0). br/>
Обмін даними між шинами пам'яті
Регістр РХ забезпечує обмін даними між внутрішніми шинами: між 48-розрядної шиною PMD і 40-розрядної шиною даних DMD.48-розрядний регістр РХ складається з двох регістрів: 16-розрядного РХ1 і 32...
