істю більше 200 пФ призвело б до зриву генерації.
Генерація необхідної частоти відбувається шляхом затримки поширення сигналу від кварцового резонатора до конденсатора, і назад. Так як необхідна частота генерації становить 8 МГц, а шпаруватість імпульсів Q=2, то затримку можна розрахувати за формулою:
(4.5)
де - період коливання;
- тривалість імпульсу;
- тривалість паузи;
- час затримки на першому логічному елементі;
- час затримки на другому логічному елементі;
- час затримки на конденсаторі С1 (величина цієї затримки дуже мала, тому їй можна знехтувати).
(4.6)
Таким чином, для отримання частоти генерації 8 МГц з шпаруватістю імпульсів рівної 2, кожен з логічних елементів повинен давати затримку поширення сигналу в 62,5 нс, але виходячи з основних параметрів мікросхеми КР1533ЛН1 номінальна тривалість затримки становить 11 нс, у зв'язку з чим, необхідно після кожного логічного елемента встановити лінію затримки на 51,5 нс, виконану на мікросхемі 528 БP1
Осцилограми роботи мультивібратора наведені на малюнку 4.2.
Малюнок 4.1 - Принципова схема мультивібратора
Малюнок 4.2 - Осцилограми роботи мультивібратора
4.2 Блок передавальної частини мережевого адаптера
Б?? ок передавальної частини мережевого адаптера складається з двох частин: безпосередньо самого передавача і схеми синхронізації.
Схема передавача виконує функцію перетворення шестнадцатіразрядного паралельного коду в послідовний бінарний код. Для цього достатньо використовувати один шістнадцяти розрядний паралельно-послідовний регістр зсуву в право, але в серії мікросхем КР1533 такого немає, тому використовуємо два восьмирозрядних паралельно-послідовних регістразсуву в право КР1533ІР9. Принципова схема передавача представлена ??на малюнку 4.3.
Схема синхронізації передавача виробляє сигнал синхронізації передачі TxC, від якого тактується передавач, а так же сигнал синхронізації мережевого адаптера і ПК, в який він встановлений (СН). Принципова схема синхронізації представлена ??на малюнку 4.4. Вузол з елементів DD - 1 (КР1533ЛН1) і DD - 2 (КР1533ЛА3) виконають функцію електронного ключа, дозволяючи або забороняючи передачу синхросигналу TxC в лінію передачі.
Вузол з елементів DD - 6 (КР1533ЛН1) і DD - 7 (КР1533ЛА7) так само є електронним ключем, який виробляє сигнал про пересилання (кадрова синхронізація СН). Два послідовно включених тригера DD - 3 і DD - 4 (КР1533ТМ2) виробляють сигнал управління електронними ключами DT2 в ланцюгах тактової й кадрової синхронізації. Блок з лічильника DD - 8 (КР1533ІЕ7), інвертора DD - 9 (КР1533ЛН1) і тригера DD - 10 (КР1533ТМ2) після шістнадцяти тактових інтервалів виробляють сигнал скидання схеми в початковий стан R.
Тимчасова діаграма станів схеми синхронізації приведено малюнку 4.5.
Малюнок 4.3 - Принципова схема передавача
Малюнок 4.4 - Принципова схема блоку синхронізації передавача
Малюнок 4.5 - Тимчасова діаграма станів схеми синхронізації
4.3 Блок приймальної частини мережевого адаптера
Блок приймальної частини складається з трьох частин: схеми приймача, схеми тактирования і селектора адреси, так само виконує функцію зберігання власного мережевого адреси конкретного адаптера.
Схема приймача побудована на двох ланцюгах: лінійної та шинної. Вибір такого методу побудови обгрунтовується необхідністю появи всієї шестнадцатіразрядного комбінації на шині адреси одночасно. Лінійна ланцюг складається з двох послідовно включених восьмирозрядних регістрах зсуву в право DD - 1 і DD - 2 (КР1533ІР8) з послідовною завантаженням і паралельної вивантаженням даних, тактіруемих від вхідного сигналу синхронізації RxC. Шинна ланцюг побудована на двох паралельних регістрах DD - 3 і DD - 4 (КР1533ІР23), керованих сигналом Чт.дан._інв і тактіруемих від схеми тактирования. Принципова схема приймача наведена на малюнку 4.6.
Схема тактирования як і схема тактирования передавальної частини мережевого адаптера побудована на трьох логічних елементах: лічильнику, инверторе і тригері, відмінність же полягає в сигналах подаються і знімаються з схеми. Сигналом рахунку є сигнал RxC, сигналом обнулення схеми - R. Так само відрізняється і формат сигналу кадрової синхронізації СН, це забезпечує можливість апаратного підрахунку комп'ютером числа прийнятих і переданих пакетів. Принципова схема тактирования приймача наведена на малюнку 4.7. Діаграма станів, що ілюструє роботу схеми тактирования показана на малюнку 4.8.
Селектор адреси залежно від режиму роботи мережевого адаптера виробляє сигнал збігу адреси або власну адресу. Для наочного уявлення роботи селектор адреси виконаний на елементарній логіці. Згідно таблиці 3.1 виробляємо синтез функцій виконуваний селектором адреси:
Принципова...
