ивість швидкого перенесення при реалізації арифметичних функцій. CLB-блок Spartan-II підтримує дві окремі ланцюжки перенесення, одна на кожен сектор (Slice) CLB. Розмірність ланцюжків перенесення - два біти на CLB-блок. p align="justify"> У FPGA Spartan-II вбудована особлива блокова пам'ять. Вона створена на додаток до розподіленої пам'яті невеликої ємності (Select RAM), реалізованої на функціональних таблицях (Look Up Table RAM - LUTRAM). p align="justify"> Блоки пам'яті організовані у вигляді стовпців. Всі пристрої Spartan-II містять два таких шпальти, по одному вздовж кожної вертикальної кромки. Ці колонки збільшують повний розмір кристала. p align="justify"> Для реалізації вибирається кристал типу FPGA сімейства Spartan-II серії XC2S100-6 фірми Xilinx.
Ескізний проект
Після аналізу технічної пропозиції переходимо до наступного етапу проектування, а саме ескізним проектом. Дані, розміром 9 біт, заносяться в регістр (RG), після чого вони звідти надходять на блок перевірки на непарність (mod). Якщо послідовність парна, то сигналом "ОК" присвоюється "1", який запускає генератор імпульсів (ГІ). Він, у свою чергу, виробляє частоту, рівну 65 МГц, яка надходить на керований дільник частоти (УДЧ). Старші 4 розряду слова N ki надходять на шифратор (ШФ), який перетворює надходять на нього дані в послідовність, розрядністю n 1 , що і буде дільником частоти для УДЧ. З УДЧ частота, поділена на дільник, надходить на розподільник імпульсів (РІ). Він служить для послідовної передачі n 2 імпульсів на формувач вихідних послідовностей, а також сигналу готовності "ГТ". Ці імпульси надходять на блок діз'юнкторов (БД), який призначений для формування m вихідних послідовностей, які надходять на комутатор імпульсів (КІ). Він виробляє комутацію імпульсних послідовностей, що надходять з БД. Вибір тієї чи іншої послідовності здійснюється за допомогою молодших 4 розрядів даних N j , що приходять від вхідного регістра (RG).
В
Малюнок 4.4 - Детальна структурно-блокова схема пристрою
Специфікація блоків
Блок В«ШифраторВ». Даний блок виконує шифрування даних, тобто на вхід надходять старші розряди слова, за допомогою яких визначається коефіцієнт розподілу частоти, зменшений на одиницю. Вхідні параметри і дані для даного блоку представлені в таблицях 4.6 та 4.7 відповідно. br/>
Таблиця 4.6 - Вхідні параметри для блоку В«ШифраторВ»
Data4-розрядний вхідний сигнал, призначений для визначення коефіцієнта частотиDataOut9 - розрядний вихідний сигнал, який і є двійковим поданням коефіцієнта частоти зменшеним на одиницю
Таблиця 4.7 - Дані для блоку В«ШифраторВ»
NK i N ki 110110001299900103820010047330101564510006551100174831010
Інтерфейс даного блоку наведено нижче.
В
Малюнок 4.5 - Інтерфейс блоку В«ШифраторВ»
Блок В«Перевірки на непарністьВ». Даний блок призначений для перевірки на парність дані розрядністю дев'ять біт. Формат даних виглядає наступним чином: формат слова - CN ki N j < span align = "justify">, де С - біт парності, N ki - старші чотири розряду слова, N j - молодші чотири розряди слова. Вхідні параметри написані в таблиці 4.8.
Таблиця 4.8 - Вхідні параметри для блоку В«перевірки на непарністьВ»
Data9-розрядний сигнал даних, формат якого описаний вишеErrorбітовий сигнал, що сигналізує про те, що існує ошібкаOKбітовий сигнал, що сигналізує про те, що помилки немає
Принцип роботи даного пристрою визначається формулою
В
Інтерфейс даного пристрою наведено нижче.
В
Малюнок 4.6 - Інтерфейс блоку В«Перевірка на парністьВ»
Технічний проект
Здійснивши, всі вище викладені етапи проектування та проаналізувавши ескізний проект, ми переходимо до наступної стадії проектування - технічний проект, а саме до опису проекту для введення в САПР.
Існує кілька способів введення опису проекту: структурний (у вигляді схеми з функціональних блоків), автоматний (у вигляді графа переходів, ДСА і т.д.), кодовий (використовую мови о...
