ння арифметичної операції регістр статусу оновлюється для відображення результату виконання операції.
При генерації переривання і виклику підпрограм адреса повернення з програмного лічильника записується в стек. Стек ефективно розподілений у статичному ОЗП пам'яті даних і, отже, розмір стека обмежений загальним розміром статичного ОЗУ і використовуваним його обсягом. У будь-якій програмі відразу після скидання повинна бути виконана ініціалізація покажчика стека (SP) (тобто перед виконанням процедур обробки переривань або викликом підпрограм). Покажчик стека SP доступний на читання і запис в просторі введення-виведення. Доступ до статичного ОЗП даних може бути легко здійснений через 5 різних режимів адресації архітектури AVR.
Гнучкий модуль переривань містить свої керуючі регістри в просторі введення-виведення і має додатковий біт загального дозволу роботи системи переривань в регістрі статусу. У всіх переривань мається свій вектор переривання відповідно до таблиці векторів переривань. Переривання мають пріоритет відповідно до позиції їх вектора. Переривання з меншою адресою переривання мають більш високий пріоритет.
Простір пам'яті введення-виведення містить 64 адреси з безпосередньою адресацією або може адресуватися як пам'ять даних, наступна за регістрами за адресами $ 20 - $ 5F. [9]
Порти введення-виведення.
Всі порти вводу-виводу (ПВВ) AVR-мікроконтролерів працюють за принципом читання-модифікація-запис при використанні їх як портів універсального введення-виведення. Це означає, що зміна напрямку введення-виведення одній лінії порту командами SBI і CBI буде відбувається без помилкових змін напряму введення-виведення інших ліній порту. Дане поширюється також і на зміну логічного рівня (якщо лінія порту налаштована на виведення) або на включення / відключення підтягаючих резисторів (якщо лінія налаштована на введення). Кожен вихідний буфер має симетричну характеристику управління з високим втікає і витікає вихідними струмами. Вихідний драйвер володіє здатністю навантаження, яка дозволяє безпосередньо управляти
світлодіодними індикаторами. До всіх лініях портів може бути підключений індивідуальний вибірковий підтягуючий до плюса харчування резистор, опір якого не залежить від напруги живлення. На всіх лініях ПВВ встановлені захисні діоди, які підключені до VCC та Загальним (GND), як показано на малюнку 5.4.
Малюнок 5.4 - Еквівалентна схема лінії ПВВ
Для кожного порту вводу-виводу в пам'яті вводу-виводу зарезервовано три осередки: одна під регістр даних PORTx, інша під регістр напрями даних DDRx і третя під стан входів порту PINx. Осередок, що зберігає стан на входах портів, доступна тільки для читання, а регістри даних і напряму даних мають двонаправлений доступ. Крім того, установка біта виключення підтягаючих резисторів PUD регістра SFIOR відключає функцію підтягування на всіх висновках всіх портів.
Послідовний порт.
Через універсальний асинхронний приймач UART (Universal Asynchronous Receiver-Transmitter) відбувається передача інформації, представленої послідовним кодом (молодшими бітами вперед), у повному дуплексному режимі обміну. До складу UART, званого часто послідовним портом, входять приймає і передає зсуваються регістри, а також спеціальн...
