="justify"> Автомат має входь init та а, а такоже вихід z. Щоб вихід z дорівнював 0, нужно на вхід init податі 1. Щоб вихід z дорівнював 1, нужно щоб віконувалась Умова: на вхід а повінні подаватісь два послідовні такти (тоб, два незмінні такти а = 0 або два незмінні такти а = 1). Одиниця на вихід z, буде зберігатісь до тихий ПІР, поки на вхід init подається 0. br/>В
Малюнок 2.1 - Граф станів синхронного кінцевого автомата
2.2 одержании VHDL коду в середовіщі Quartus
ieee; ieee.std_logic_1164.all; synchr_avt is (clock, init, a: in std_logic;: out std_logic); synchr_avt; synchr_avt_arch of synchr_avt isstate_values ​​is (st1, st2, st3, st4, st5 , st6, st7, st8); pres_state, next_state: state_values;: process (clock) (clock = '1 ') then_state <= next_state; if; process statereg;: process (pres_state, init, a) pres_state isst1 => ; init is'0 '=> next_state <= st2; a is'0' => next_state <= st2;
behave of mealy isstate_values ​​is (st0, st1, st2, st3, st4); pres_state, next_state: state_values;: process (clock, reset) (reset = '0 ') then_state <= st0 ; (clock'event and clock = '1 ') then_state <= next_state; if; process statereg;: process (pres_state, data_in) pres_state isst0 => data_in is "00" => next_state <= st0; " ; 01 "=> next_state <= st4;" 10 "=> next_state <= st1;" 11 "=> next_state <= st2; others => next_state <= st0; case; st1 => data_in is "00" => next_state <= st0; "10" => next_state <= st2; others => next_state <= st1case; st2 => data_in is "00" => next_state <= st1; "01" => next_state <= st1; "10" => next_state <= st3; "11" => next_state <= st3; others = > next_state <= st0; case; st3 => data_in is "01" => next_state <= st4; "11" => next_state <= st4; others => next_state <= st3 ; case; st4 => data_in is "11" => next_state <= st4; others => next_state <= st0; case; others => next_state <= st0; case; process fms;: process (pres_state, data_in) - Процес Quartus
ВИСНОВКИ
На даним етапі синтезу синхронного кінцевого автомата, зібрана в ПОВНЕ обсязі Необхідна кількість ІНФОРМАЦІЇ про методику програмування ПЛІС. Зібрана Необхідна кількість ІНФОРМАЦІЇ для Отримання VHDL-коду, синхронного кінцевого автомата за помощью програмних ЗАСОБІВ. p align="justify"> Вікорістовуючі HDL Coder, Інженери та конструктори могут провести больше годині при налаштуванні алгорітмів и моделей через швідкодіюче макетування ї експеріментування, и меньше годині на безпосереднє написання HDL коду.
Колі модель задовольняє поставленої Вимогами, Coder проводити перевірку сумісності опісаної МОДЕЛІ и HDL коду. После перевіркі Coder генерує код Опису прилаштую в VHDL або Verilog. p align="justify"> За помощью HDL Coder в програмному середовіщі Quartus згенеровано VHDL-код, Який БУВ отриманий на Основі Описання МОДЕЛІ синхронного кінцевого автомата.
ПЕРЕЛІК ПОСИЛАННЯ
1. Гусєв, В.Г. Електроніка та мікропроцесорна техніка [Текст]/Ю.М. Гусєв - М.: Вища. школа, 2005. - 790 с.: Іл. p>. Денисенко, Є.Л. Ієрархічний синтез асинхронних автоматів на програмованих логічних інтегральних схемах (ПЛІС) з урахуванням обмежень [Текст]/М.: Усима, 1997. - 476 стор
3. Закревський, А.Д. Логічний синтез каскадних схем [Текст]/М.: Наука, 1981. - 416 стор
. Миловзоров, В.П. Електромагнітні пристрої автоматики: Підручник для вузів. - 4-е узд., Перераб. і доп. [Текст]/М.: Вища. школа, 1983. - 408 с., Іл. p>. Потьомкін, І.С. Функціональні вузли цифрової автоматики [Текст]/М.: Енергоавтоміздат, 1988. - 230 с. p>. Соловйов, В.В. Методи синтезу довільної логіки на програмованих логічних пристроях [Текст]/Д. І. Самаль - М.: Автоматика та обчислювальна техніка, 1997. 561 стор
. Токхейм, Р.Б. Основи цифрової електроніки [Текст]/М.: Світ, 1988. - 392 стор
. Шило, В.Г. Популярні цифрові мікросхеми: Довідник. - 2-е вид. [Текст]/М.: Радіо і зв'язок, 1989. - 352 с. br/>
