додатковий код або навпаки. Малюнок 4.6 показує зв'язок з MULT18X18 для створення подмодуля TWOS_CMP9. <В
Малюнок 4.6 - Подмодуль TWOS_CMP9
.6 Опис MAC ядра
Система CORE Generator і System Generator можуть також здійснювати більш складні функції, які використовують помножувач як стандартний блок. Ядро акумулятора помножувача (MAC) підтримує до 32-розрядних вводів і визначається користувачем конвеєрну обробку. Опції вбудованою або засновані на осередках LUT імплементації контролюють, чи використовуються спеціалізовані помножувачі або CLB ресурси для функції. MAC імплементація використовує відносно небагато CLB ресурсів із спеціалізованих умножителей, і забезпечують гнучкість, яка є ключовою при відповідності проекту самої низької щільності і найнижчою можливою стоімості.і засновані на MAC фільтри FIR включають автоматичне конвеєрне управління, яке засноване на необхідному представленні системи синхронізації. Рівні конвеєра будуть автоматично вставлені згідно з вимогами проекту для досконалого обміну швидкості/області. br/>
.7 Налагодження опису
У VHDL і Verilog доступні шаблони реалізації як приклади примітивів і подмодулей. У VHDL кожен шаблон має складову секцію оголошення і секцію архітектури. Кожна частина шаблону повинна бути вставлена ​​в межах файлу проекту VHDL. Port map у розділі архітектури повинні включати імена сигналів проекту. p align="justify"> Існує багато опцій для включення помножувача Spartan -3 в проект. Бібліотечні примітиви MULT18X18 і MULT18X18S, описані раніше, можуть бути представлені у схематично або HDL кодом. Інструментарій синтезу може виводити блок помножувача з примножується оператора, включаючи Xilinx XST, Synplicity Synplify, і Mentor LeonardoSpectrum. Вони можуть вивести MULT18X18S, коли операція управляється таймером для синхронного умножітеля.предлагает конвеєрний множник, який залучає рівні регістрів в логіку, щоб забезпечити паралелізм і, в результаті, використовує CLB ресурси замість спеціалізованого помножувача. Потрібна певна конструкція для входу RTL описи, щоб використовувати конвеєрний помножувач на повну силу. p align="justify"> Система моделювання Active-HDL дозволяє подавати на верифіковану модель тестові послідовності, задані у вікні генератора впливів, і знімати отримані результати. Результати моделювання виводяться на систему відображення тимчасових діаграм Waveform, вбудовану в Active-HDL. Також існує можливість проводити верифікацію, вдавшись до написання тестової програми. Такий спосіб годитися тільки для великих проектів. Доцільно проводити верифікацію за таким планом: верифікація блоків (компонентів), проміжна верифікація (при з'єднанні декількох блоків) і загальна верифікація (налагодження всього проекту). Процедура проведення верифікації окремих блоків не відрізняється від описаної вище. p align="justify"> 5. Реалізація пристрої <...
