Зміст
Вступ
. Процес послідовної передачі даніх
. Проектування VHDL МОДЕЛІ схеми реалізації захіщеної передачі даніх
.1 Структурна схема модуля шифрування
.2 Розробка генератора псевдовіпадковіх чисел на Основі регістра Зсув з Обернений зв язкамі
. Сімуляція роботи розробленої МОДЕЛІ прилаштую
Висновки
Список літератури
Додатки
інтерфейс передача Данії шифрування
Вступ
Сучасні комп ютерні системи для обміну ІНФОРМАЦІЇ Використовують Різні каналізац передачі даніх. Одним Із широко Розповсюдження каналів передачі даніх є Використання послідовніх портів для встановлення доступу до корпоратівної мережі, провайдера Інтернет та ін. Прото Використання стандартних ЗАСОБІВ передачі даніх послідовнімі канали не всегда Забезпечують необхідній рівень захіщеності. Тому розробка ЗАСОБІВ передачі даніх послідовнім інтерфейсом Із вбудований функціямі потокового шифрування є ВАЖЛИВО та актуальні завдання.
Основою потокового шіфрів (у основному це системи шифрування даних до режімі реального годині) є генератор псевдовіпадковіх послідовностей, что генерує гаму шифрування. Запропонованій генератор будується на базі регістрів Зсув з Обернений зв язкамі.
Процес послідовної передачі ДАНИХ
Послідовна передача даніх может здійснюватіся в асинхронному чг синхронного режимах. При асінхронній передачі шкірному байту передує старт-біт, Який подає сигнал приймач про початок посилки, за Яким віплівають біті даніх І, Можливо, біт паритету (парності). Закінчує посилка стоп-біт, что гарантує паузу между ПОСИЛАННЯ. На малюнку 1.1 зображено формат асінхронної передачі. br/>
В
Малюнок 1.1 Формат асінхронної передачі
Старт-біт Наступний байта посілається в будь-який момент после стоп-біта, тоб между передавача Можливі пауз довільної трівалості. Біт, має всегда суворо визначене значення (логічний 0), Забезпечує Простий Механізм сінхронізації приймач по сігналі від передавача. Мається на увазі, что приймач и передавача Працюють на одній Швидкості обміну. p> Внутрішній генератор сінхронізації приймач вікорістовує лічильник-дільнік опорної частоти, Який обнульовується у момент прийому старт-біта. Цею лічильник генерує внутрішні Стробі, по якіх приймач фіксує наступні Прийняті біті. У ідеалі Стробі розташовуються в середіні бітовіх інтервалів, что дозволяє прійматі дані и при незначній неузгодженості швидкостей приймач и передавача. Очевидно, что при передачі 8 біт даніх, одного контрольного й одного стоп-біту гранично Припустиме узго...
