сація ПЗУ, а якщо 0 - то ОЗУ. Причому номер сторінки ПЗУ визначається станом розряду A8. Якщо А8=0, то проводиться звернення до 0 сторінці ПЗУ (за умови А11=1), якщо А8=1, то проводиться вибір 1-ї сторінки ПЗУ.
На підставі проведених міркувань будується адресний дешифратор.
Використовувані дешифратори мають вхід Дозвіл дешифрации Р. Якщо на цьому вході присутній рівень логічного 0, то дешифрация дозволена. На вхід дозволу першого дешифратора подаються сигнали ПТП і ЗПП, об'єднані за І raquo ;. У цьому випадку дешифрация номерів сторінок ЗУ буде проводиться тільки в тому випадку, коли має місце звернення до ЗУ.
Сформовані сигнали Вибір сторінок надходять на входи Вибір мікросхем (ВМ) кожної сторінки ЗУ. При наявності рівня логічного 0 на цьому вході мікросхема ЗУ виводиться з високоімпедансним стану і, якщо це схема ПЗУ, то її вихід підключається до ШД, на яку надходять дані вибрані за адресою відповідно до стану розрядів А0 - А7.
Таблиця 1. Адресний простір ЗУ
А 15А14А13А12А11А10А9А8А7А6А5А4А3А2А1А0Адрес№ стор. ЗЗП 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00000 0о ОЗУ 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 107FF 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 00 800 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 10FFF 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0100032 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 11FFF 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0180033 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 11FFF 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2000 0 ПЗУ 0 0 1 0 0 0 0 1 1 1 1 1 1 1 1 121FF 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 02 200 1 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 123FF 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 02 400 2 0 0 1 0 0 1 0 1 1 1 1 1 1 1 1 125FF 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 02 600 3 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 127FF
Проектування інтерфейсного модуля
До складу інтерфейсного модуля (рис.3) входять наступні блоки:
адресний дешифратор (ДШ);
регістр цифро-аналогового перетворювача (RG ЦАП);
регістр аналого-цифрового перетворювача (RG АЦП);
регістр вектора переривання (RG ВП);
тригер Збій (Тг СБ);
тригер Готовність (Тг ГОТ);
буфер-формувач (BF);
блоки оптронной розв'язки (БОР);
Адресний дешифратор виробляє вибір порту (регістра або тригера) з яким проводиться обмін інформацією, шляхом дешифрування його адреси надійшов з ША. За сигналом вступнику з ДШ проводиться або синхронізація введеної інформації в порт, або висновок виходів порту з високоімпедасного стану при читанні вмісту портів.
Регістр ЦАП служить для зберігання цифрового еквівалента керуючого напруги для його подальшого перетворення в аналогову величину в цифро-аналоговому перетворювачі.
Регістр АЦП служить для прийому і зберігання цифрового еквівалента напруги тахогенератора Uтг, після його перетворення в АЦП.
Регістр вектора переривання зберігає код команди RST. За сигналом ЧтКП виходи регістра повинні виводиться з високоімпедансним стану, що забезпечує видачу збереженого коду на ШД.
Інформаційний вхід тригера СБ підключається до одного з розрядів ЩД. Синхронізація записи в тригер здійснюється сигналом з ДШ. При підключенні світлодіода до виходу тригера слід враховувати, що випромінювання світлодіода відбувається тільки при наявності різниці потенціалів (1 і 0) на його висновках, при прямому включенні діода.
Запис інформації в тригер ГОТ здійснюється зовнішніми сигналами (інформаційним і синхронизирующим), які надходять з електроприводу. Для того, щоб не блокувати один з розрядів ШД станом тригера (0 або 1) вихід тригера підключається до одного з розрядів ШД через буфер-формувач (ВF) має третій стан. Висновок буфера з цього стану (підключення тригера з ШД) здійснюється сигналом з ДШ.
Розробка адресного дешифратора.
Припустимо, що початкова адреса постів інтерфейсного модуля - E516.
Тоді адреси інших портів визначаються відповідно - E616, E716 і E816.
Уявімо адреси портів в двійковому коді:
А7 ... A0 - розряди ША;
0101 - адреса RG ЦАП (порт 1);
0110 адреса RG АЦП (порт 2);
+0111 - адреса Тг СБ (порт 3);
1000 - адреса Тг ГОТ (порт 4).
Адреси портів відрізняються тільки в молодших чотирьох розрядах ША, а старша тетрада адреси незмінна (розряди А4-А7). Тому структура ДШ матиме вигляд, представлений на рис.4. Дешифрация розрядів А0 - А3, тобто звернення до портів, буде мати місце тільки в тому випадку, якщо стан старшої тетради 1000 і хоча б один із сигналів ЧтВВ або ЗпВВ прийме нульовий рівень (звернення до портів вводу/виводу).
Розробка регістра вектора переривання.
Структура команди RST, код якої зберігає RG ВП, має наступний вигляд:
Д7 .... Д0 - розряди ШД;
...
