не набути Наступний вигляд:
Рис.2. Конфігурування програмного симулятора Pcspim.
.2 синтезу структури одноціклового SPIM RISC комп ютера
загаль, сінтезована структура прототипу набліжена до відомої структурованих SPIM машини. Альо в орігінальну архітектуру SPIM машини навмісно внесені Зміни для того щоб спростіті імплементування в ПЛІС Spartan взірця 1998 року, а самє:
· формат Даних має Довжину є 8 бітів, а не 32 біті;
· формат інструкцій НЕ змінено, а вісь его трактування для інструкцій з безпосереднім операндом змінено проти орігіналу; це дозволило використовуват наявні Асемблер и симулятори;
· реалізовано НЕ ВСІ інструкції, а позбав Ті, що містіть Тестова програма;
· пам ять Даних містіть Дві байтові коміркі з адресами 0 и 1 (а не 0 та 4, як має бути); двох комірок Достатньо, аби Виконувати тестову програму прототипу;
· регістрі Даних мают розрядність 8 бітів, а не 32 біті; їх є позбав Вісім, а не 32, як в орігіналі.
Сучасні ПЛІС ФІРМИ Xilinx дозволяють створюваті МОДЕЛІ для синтезу в ПЛІС з орігінальною розрядністю Даних, з орігінальнім числом 32 регістрів загально призначення та з місткістю пам яті програми и пам'яті Даних на декілька кілобайтів шкіряне. Отже, Спрощення (вікрівлення) MIPS архітектури, допущені в прототіпі, что розглядається у реальному проектуванні нескладно виправити. Дані Спрощення допустилися для того щоб досягнутості варіатівності вихідних Даних на розробка проекту.
Рис.3. Спрощення Подання сінтезованої структурованих одноціклової SPIM машини.
Далі представимо детального структуру одне ціклової RISC машини Паттерсона и Хеннессі.
Рис. 4. Детальна структура одноціклової RISC машини Паттерсона и Хеннессі.
Прігортаємо уваг до того, что метою проектування є одноцікловій вариант, тоб такий, у якому нема конвеєра (вновь таки заради Спрощення), а УСІ RISC інструкції віконуються за один машинний цикл, Який в нас точно дорівнюється одному тактовому інтервалу.
.3 Веріфікація VHDL МОДЕЛІ комп ютера
Отже наша VHDL проімплементована. Далі ее звітність, перевіріті годин сімулюванням на Рівні вентілів. Тепер можна перевіріті за годинниковою діаграмам правільність Виконання Нашої тестової програми.
Рис.5. Часовому сімулювання МОДЕЛІ на Рівні вентілів
звітність, зауважіті ті, вміст програмного лічільніка змінюється так як ми и передбачало.
2. VHDL модель прототипу RISC комп ютера
Далі подам ВСІ Модулі з якіх Складається VHDL модель SPIM RISC комп ютера.
.1 Топ-файл VHDL МОДЕЛІ комп ютера
Це? структурна архітектура Усього комп ютера, складень з окремим модулів IF, ID, EXE, MEM та CTL (Керування).
IEEE; IEEE. STD_LOGIC_1164. ALL; IEEE. STD_LOGIC_ARITH. ALL;...
