того, скільки матриць розміщено в крісталле.- вхід вибірки кристала, управляє підключенням буфера даних до шини.
- вхід запис/читання, визначає підключення вхідного або вихідного буфера даних до шини даних.
Розглянемо принцип вибору комірки пам'яті за адресою.
Входи адресної шини підключаються до дешифратора (DC) рядка і стовпця матриці. Припустимо, що до мікросхеми підключається чотирьох адресних лінії (А0 - А3), причому лінії А0, А1 подаються на DC рядки, а лінії А2, А3 - на DC стовпця.
а)
б)
Малюнок 7 - Вибір осередку за адресою: а - тригера; б - елемента матриці
Припустимо, що на адресних входах вказана адреса 9, т.е.1001.
Таким чином, DC рядки по А0=1, А1=0 встановить 1 на виході 1, а DC шпальти за А2=0, А3=1 встановить 1 на виході 2.
У всіх вузлах матриці розташовані тригери. Вхід синхронізації тригера і його вихід на загальну для даної матриці лінію даних підключаються, як показано на малюнку 7, а.
Очевидно, що функціонувати буде тільки той тригер, яка на входи елемента І від DC рядка і DC стовпця потраплять 1.
У нашому випадку буде обраний елемент матриці, обведений в гурток (малюнок 7, б).
1.5 Принцип запису/читання інформації
ініціалізувавши елемент матриці, подавши адреса на адресні входи. Тепер покажемо, як відбуватиметься процес запису/читання даних. Зауважимо, що кожна матриця має один загальний провід даних, тобто кожен розряд даних записаний у своїй матриці. Адресація таких матриць проводиться паралельно.
Розглянемо звернення до одного розряду даних. Тільки при подачі на вхід CS рівня 0 (рис.8) на виході керуючих схем буферів читання і запису може з'явитися 1. Причому на виході управління буфером записи 1 з'явиться при 0 на вході, а на виході управління буфером читання - при 1 на.
Малюнок 8 - Функції входів CS і
1.6 Побудова простору пам'яті заданого обсягу
З мікросхем SRAM невеликої ємності можна скласти пам'ять будь-якого заданого обсягу. Припустимо, що в нашому розпорядженні є мікросхеми SRAM ємністю 256? 4. Необхідно скласти пам'ять пристрою ємністю 1 Кбайт або 1К? 8. Схема 256? 4 має 4 матриці по 256 осередків (256=2 8), тобто схема має 8 адресних входів.
Рисунок 9 - Мікросхема пам'яті 256? 4
Для того щоб забезпечити читання/запис байта інформації, треба додати ще 4 матриці зовнішнім з'єднанням (тобто об'єднати 2 мікросхеми).
Отримаємо еквівалентну схему, що дозволяє зберігати 256 байт інформації.
Для побудови пам'яті на 1 Кбайт необхідно 4 таких схеми:
К=2 10, 2 10/2 8=2 2=4.
Рисунок 10 - Отримання еквівалентної схеми 256? 8
Доступ до такої пам'яті здійснюється по 10 адресним лініях (1К=2 10): безпосередньо до схеми підключаються 8 адресних ліній, а 2 - до дешифратор, за допомогою якого вибирається одне з 4 напрямків.
Загальна схема пам'яті (малюнок 11) складена з еквівалентних схем (малюнок 10), вихідна мікросхема представлена ??на малюнку 9.
Малюнок 11 - Схема оперативної статичної пам'яті об'ємом 1Кбайт
2.1 Практична частина
Побудувати внутрішню пам'ять процесорної системи, що складається з ПЗУ і статичного ОЗУ. Процесорна система працює в реальному режимі.
Розрядність ША - 20, ШД - 8.
Табл. 1. Визначення ємності ПЗУ і ОЗУ
ПЗУОЗУот 00000 до 03FFFот 80000 до 9FFFF16К * 864К * 4
Адреси, що покриваються просторами ПЗУ і ОЗУ, і ємність мікросхеми вибрати з табл. 1.
За отриманого діапазону адрес визначимо ємність ПЗУ і ОЗУ.
Визначимо кількість змінюються розрядів і запишемо адресу в двійковому коді.
ПЗУ
ПЗУ від 00000 до 03FFF
Початкова адреса: 00000000000000000000 2.
Кінцева адреса: 00000011111111111111 2.
Змінилися 14 розрядів, значить, ємність ПЗУ - +2 14.
Для 8-розрядної шини даних ємність ПЗУ 14 лютого * 8:
14=2 10 * 2 4, 2 10=1К - кілобайт, таким чином, ємність ПЗУ дорівнює 16К * 8.
ОЗУ
ОЗУ від 80000 до 9FFFF
Початкова адреса: 10000000000000000000 2.
Кінцева адреса: 10011111111111111111 2.
Змінило...
