ємного Опису створеня схем, труднощамі з їх супроводу и модернізацією. САПР обчіслювальної техніки, як правило, мают засоби Введення и Редагування схем. Прото, два десятиліття тому при розробці НВІС стали відмовлятіся від схемного проектування.
Мова Very high speed integrated circuits Hardware Description Language (VHDL) булу розроблено в 1983 р. на замовлення Міністерства оборони США з метою формального Опису логічніх схем для всіх етапів розробки Електрон систем. Вона є стандартною мовою з 1987 р. Стандартом 1993 р. закріплені багатая ее удосконалення. Поряд з мовою Verilog мова VHDL є базовою мовою при розробці апаратури СУЧАСНИХ обчислювальних систем. p align="justify"> Проектування великих обчислювальних прістроїв. За помощью VHDL простіше и швідше ввести и перевіріті великий проект. Десятьма рядками VHDL можна описати як 1, так и 100000 трігерів. Мікросхему з інтеграцією больше 10000 вентілів Розробити Тільки за помощью електричних схем практично Неможливо через громіздкість схем. p align="justify"> Проект на VHDL - об'єднання структурованих обчислювальних прістроїв и алгоритмом его Функціонування. Для обчислювальних прістроїв, описання VHDL, необов'язково Виконувати перевірку правільності їх Функціонування, Наприклад, Шляхом їх макетування. Щоб візначіті, чі правильно обчислювальний Пристрій Виконує завдань алгоритм, Достатньо его VHDL-програму запустіті на Виконання в сімуляторі VHDL. Відповідні САПР перетворять VHDL-описание у комплект документації для виготовлення працездатности прилаштую. p align="justify"> Проект на VHDL - самодокументованній, тоб ВІН НЕ вімагає Додатковий технічного Опису або Подання у вігляді схем. Нечіткість и недбалість Опису віключаються, так як проект на VHDL нескладно перевіріті. p align="justify"> Висока Надійність проекту. Синтаксичний аналіз, моделювання та компіляція в логічну схему Швидко віявляють помилки проекту. p align="justify"> Проект на VHDL - універсальний проект. Розроблення одного разу обчислювальний блок может буті використаних у багатьох других проектах. При цьом багатоструктурні та функціональні параметри блоків могут буті налаштованості (параметри розрядності, об'єму пам'яті, елементна база, склад блоку и структура міжз єднань).
Проект на VHDL - портативний проект. Розроблення для однієї елементної бази, проект обчислювальних прістроїв без проблем переноситися на іншу елементну базу, Наприклад, НВІСС з різною технологією. p align="justify"> Проект на VHDL - довгоіснуючій проект. Електрична схема всегда розробляється под Конкретних елементну базу и інтерфейс. Так як елементна база змінюється через 2-5 років, за цею ж Период застарівають и електричної схеми, Які Використовують ее. Проект обчислювальних прістроїв на VHDL может буті повторно використаних через кілька років. Гарне технічне решение (Наприклад, Винахід), описання VHDL, может мати великий Попит ПРОТЯГ десятіліть. p align="justify"> VHDL - універсальний засіб Опису обчислювальних прістроїв на рівнях:
алгорітмічному,
структурному,
регістровіхпередач (RTL) i потоків даніх (Потік даніх),
логічному,
аналогових схем.
Проектування з використаних VHDL. На малюнку 1.1 показана схема розробки проекту обчислювальних прістроїв, призначеня для Виконання в базісіпрограмованіх логічніх інтегральніх схем (ПЛІС). p align="justify"> Спочатку обчислювальний Пристрій опісується у вігляді своєї поведінкової МОДЕЛІ, на якій відпрацьовується запланованих алгоритм Функціонування Обчислювальна прилаштую. Потім ця модель вручну переробляється в сінтезовану модель Обчислювальна прилаштую, описання Рівні регістровіх передач. Така модель, будучи странсформованою компілятором-синтезатором, Дає проектними документацію в вігляді файлу Опису схеми Обчислювальна прилаштую на Рівні вентілів (EDIF-файл). При цьом автоматично віконується логічна Оптимізація Обчислювальна прилаштую. Одночасно цею файл автоматично перетворіться в VHDL-модель Обчислювальна прилаштую на Рівні вентілів. br/>В
Малюнок 1.1 - Схема розробки проекту обчислювальних прістроїв для ПЛІС
Проект Обчислювальна прилаштую у вігляді електронного представлення у міжнародному форматі (EDIF) файлу пріймається, як вихідні дані, всіма САПР виготовлення ПЛІС и НВІС. Ці САПР віконують заміну вентілів на бібліотечні компоненти, їх размещения на площі кристала, трасуванням міжзєднань, проектування масок, перевірку відповідності проектним нормам ТОЩО. У результаті запісуються файли Проектної документації виготовлення кристала и его логічної МОДЕЛІ, что враховує затримки, як у вентилях, так и в міжз єднаннях. Ця модель такоже представляється на VHDL.
ВАРТІСТЬ помилок при проектуванні НВІС Д...
