дтримки їх стану потрібно регулярна перезарядка (для сучасних мікросхем динамічної пам'яті - приблизно 15 разів на секунду). Крім того, при операції читання з комірки динамічної пам'яті конденсатор розряджається, тобто осередок втрачає свій початковий заряд, а отже повинна бути перезаряджаючи.
Очевидно, що статична пам'ять використовується там, де потрібна максимальна швидкодія (регістри ЦП, кеш-пам'ять, локальна пам'ять сигнального процесора), а динамічна - там, де пріоритетом є об'єм, а не швидкість читання-запису (оперативна пам'ять, буфери периферійних пристроїв).
Причини впровадження кеш-пам'яті
Явна необхідність у кеш-пам'яті при проектуванні масових ЦП проявилася на початку 1990-х рр.., Коли тактові частоти ЦП значно перевищили частоти системних шин, і, зокрема, шини пам'яті. В даний час частоти серверних ЦП досягають майже 4 ГГц, а оперативної пам'яті, масово застосовуваної в серверах, - тільки 400 МГц (200 МГц з подвоєнням завдяки передачі по обох фронтах сигналу). У цій ситуації при прямому зверненні до пам'яті функціональні пристрої ЦП значну частину часу простоюють, чекаючи доставки даних. У якійсь мірі проблеми швидкодії оперативної пам'яті можуть бути вирішені збільшенням розрядності шини пам'яті, але навіть в серверах молодшого рівня нерідко зустрічається 8-16 гнізд для модулів пам'яті, тому таке рішення ускладнює дизайн системної плати. Прокласти ж 256 - або навіть 512-біт шину до розташованої усередині кристала ЦП кеш-пам'яті порівняно нескладно. Таким чином, ефективної альтернативи кеш-пам'яті в сучасних високопродуктивних системах не існує.
Ієрархічна модель кеш-пам'яті
Як правило, кеш-пам'ять має багаторівневу архітектуру. Наприклад, в комп'ютері з 32 Кбайт внутрішньої (у ядрі ЦП) і 1 Мбайт зовнішньої (в корпусі ЦП або на системній платі) кеш-пам'яті перша буде вважатися кеш-пам'яттю 1-го рівня (L1), а друга - кеш-пам'яттю 2-го рівня (L2). У сучасних серверних системах кількість рівнів кеш-пам'яті може доходити до чотирьох, хоча найбільш часто використовується двох-або трирівнева схема.
У деяких процесорних архітектур кеш-пам'ять 1-го рівня розділена на кеш команд (Irstruction Cache, I-cache) і кеш даних (Data Cache, D-cache), причому необов'язково однакових розмірів. З точки зору схемотехніки простіше і дешевше проектувати роздільні I-cache і D-cache: вибірку команд проводить 1-bох, а вибірку даних - Е-box і F-box, хоча в обох випадках задіюються А-box і З-box. Всі ці блоки великі, і забезпечити їм одночасний і швидкий доступ до одному кешу проблематично. Крім того, це неминуче вимагало б збільшення кількості портів доступу, що також ускладнює завдання проектування.
Так як I-cache і D-cache повинні забезпечувати дуже низькі затримки при доступі (Це справедливо для будь-якого кеша L1), доводиться жертвувати їх обсягом - зазвичай він становить від 1...
