p>
Кожен процесор SPARC T3 підтримує до 16 ядер, при цьому кожне ядро ​​в стані перемикатися між вісьмома потоками (128 потоків на процесор), використовуючи змінений алгоритм LRU для вибору потоку. Крім того, кожне ядро ​​підтримує два цілочисельних конвеєра виконання команд, що дозволяє виконувати два потоку за один раз. На малюнку 1 показаний спрощений високорівнева приклад моделі потоку, підтримуваної базовими процесорами SPARC T3 з 16 ядрами, а на малюнку 3 - коротка характеристика і особливості даної архітектури. br/>В
Малюнок 1. Спрощений високорівнева приклад моделі потоку, підтримуваної базовими процесорами SPARC T3 з 16 ядрами. br/>
Коротке порівняння SPARC T3 і SPARC T2
ОсобенностіSPARC T3UltraSPARC T2UltraSPARC T2 PLUSЯдра/Процессордо 16до 8до сокети1, 2, 412, 4Память - Два контролера пам'яті - До 64 DDR3 DIMM - Чотири контролера пам'яті - До 16 FB-DIMM - Два контролера пам'яті - До 32 FB-DIMM Кеші - Кеш інструкцій 16 Кбайт - Кеш даних 8 Кбайт - Загальний кеш L2 6 Мбайт (16 банків, множинно-асоціативний з 24 каналами) - Кеш інструкцій 16 Кбайт - Кеш даних 8 Кбайт - Загальний кеш L2 4 Мбайт (8 банків, множинно-асоціативний з 16 каналами) - Кеш інструкцій 16 Кбайт - Кеш даних 8 Кбайт - Загальний кеш L2 4 Мбайт (8 банків, множинно-асоціативний з 16 каналами) ТехнологіяТехнологія 40 нмТехнологія 65 нмТехнологія 65 нмПлавающая точка - 1 FPU з Mul/Add на ядро ​​- 16 FPU на кристал - 1 FPU на ядро ​​- 8 FPU на кристал - 1 FPU на ядро ​​- 8 FPU на крісталлЦелочісленние істочнікі2 цілочисельних виконавчих модуля/ядро2 цілочисельних виконавчих модуля/ядро2 цілочисельних виконавчих модуля/ядроКріптографія - Потоковий процесорний модуль/ядро ​​- 12 найбільш популярних шифрів - Потоковий процесорний модуль/ядро ​​- 10 найбільш популярних шифрів - Потоковий процесорний модуль/ядро ​​- 10 найбільш популярних шіфровДополнітельние ресурси на кристалі - Подвійний PCIe інтерфейс (х8) - Подвійний 10 GbE інтерфейс - Когерентна логіка і зв'язку (6 х 9,6 Гбіт/сек) - Подвійний 10 GbE інтерфейс - PCIe інтерфейс (х8) - Подвійний 10 GbE інтерфейс - PCIe інтерфейс (х8) - Когерентна логіка та зв'язку (4,8 Гбіт/сек)
Архітектура процесора SPARC T3
Процесор SPARC T3 розширює многопроцессорную/багатопоточну ініціативу Oracle за допомогою витонченої і стійкої архітектури, яка постачає реальну продуктивність додатків. На малюнку 2 представлена ​​блок-схема процесору SPARC T3, а на малюнку 3 - розташування елементів на кристалі. br/>В
Малюнок 2. Блок-схема процесора SPARC T3. br/>В
Малюнок 3. Процесор SPARC T3. br/>
Процесор SPARC T3 має інтерфейси когерентних зв'язків, що дозволяє забезпечити взаємодію чотирьох процесорів SPARC T3 в системі, без додаткових зовнішніх мікросхем концен...
