Рис. 2.5
Рис. 2.6
Використовуючи два старших розряду адреси можна розділити обсяг пам'яті на чотири області по 256 Кбайт (рис. 2.5б).
Найпростіше рішення при побудові селектора адреси? використання тільки логічних елементів (рис. 2.7).
Рис. 2.7
Рис. 2.8
У такій схемі ПЗУ знаходиться в сомой нижньої (А19=0, А18=0) і в самій верхній (А19=1, А18=1) області адрес, а ОЗУ займає середню область адрес (А19= 0, А18=1, А19=1, А18=0).
При збільшенні кількості областей пам'яті (при зменшенні їх об'єму) селектори адреси можна реалізувати на мікросхемах дешифраторів (рис. 2.8). Наприклад, використання дешифратора К555ІД7 дасть можливість отримати 8 зон об'ємом 128 Кбайт (на мікросхему подаються адреси А19 ... А17), а дешифратор К555ІД13 - 16 зон по 64 Кбайта (на мікросхему подаються адреси А19 ... А16). Більш дрібне ділення недоцільно, тому мінімальний обсяг сегмента МП 1810 64 Кбайт. Селектор адреси пам'яті повинен спрацьовувати тільки при зверненні до пам'яті, для цього необхідно крім адрес на дешифратор подавати сигнали, які будуть вирішувати роботи дешифратора під час звернення до пам'яті.
5. Модуль ПЗУ
Карта пам'яті для МП 1810 буде виглядати наступним чином:
Рис. 2.9
Як БІС ПЗУ виберемо мікросхеми 27256 з організацією 32Кбайт? 8біт. Пам'ятаючи про те, що в МП 1810 звернення до пам'яті відбувається по банках (парний і непарний) синтезуємо схему управління ПЗУ. Змінними будуть сигнали АТ,, А20, А19, А18, А17. Через велику кількість змінних синтез будемо проводити по частинах. З карти пам'яті видно, що звернення до ПЗУ буде тоді коли А20, А19, А18, А17 будуть рівні 1, або, це буде схема «І-НЕ». Нехай y0, - змінні. Складемо таблицю істинності і синтезуємо схему, використовуючи карти Карно на елементах «І-НЕ».
y0y10 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 11 0 1 1 1 1 1 1
Рис. 2.10
Схема буде виглядати так
Рис. 2.11
Синтезуємо схему для управління ПЗУ1. Складемо таблицю істинності і карту Карно, де змінні будуть у1, А0,.
y1А0ПЗУ1ПЗУ1=А0? У10 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 0 1 1 1 1 1 1
Рис. 2.12
Синтезуємо схему для управління ПЗУ2. Складемо таблицю істинності і карту Карно.
y1А0ПЗУ2ПЗУ2 =? У10 0 0 0 1 1 1 з 10 0 1 1 0 0 1 з 10 1 0 1 0 1 0 10 1 0 1 1 1 1 1
Рис.2.13
Селектор адреси портів введення / виводу. Побудова селектора адреси портів не відрізняється від побудови селекторів адреси пам'яті. У них теж використовуються дешифратори. Адресний простір портів може займати 256 адрес (при 8 розрядному адресі) або 65 536 адрес (при 16 розрядному адресі). Всі адресний простір розбивається на блоки (вікна), в які підключаються порти введення / виводу. Мінімальний розмір вікна? 4 адреси (практично всі периферійні БІС вимагають 4 адреси).
При розподілі адресного простору на вікна використовуються старші адреси А15 ... А9 (А7. .. А3). Також як і селектор адреси пам'яті, селектор адреси портів введення / виводу повинен спрацьовувати тільки при зверненні д...
