передає управління адресою на лічильник. Лічильник, який знаходиться в ланцюзі регенерації, необхідний для перебору двійкових адрес по рядках пам'яті. На ці адреси з лічильника буде проводитися регенерація відповідних рядків. Основа логіки контролера лежить на сигналах з шини. Найбільш важливі сигнали індикації запису/читання, строба адреси і синхронізації.
У рамках курсового проекту був обраний контролер марки Renesas H8S/2377R, який виконує всі описані вище дії.
Малюнок 5.6 - Умовне графічне зображення контролера
Таблиця 5.2 - Призначення висновків контролера
Назва виводаОпісаніеA0-A19АдресWEСігнал дозволу запісіREСігнал дозволу чтеніяclkВход тактового сігналаRASСігнали вибору строкіCASСігнали вибору столбцаVccНапряженіе пітаніяGNDЗемля
6. Інтерфейс шини процесор - пам'ять: ISA
Зв'язок між процесором і модулем динамічного ОЗУ необхідно виконати за допомогою стандартного інтерфейсу. Для адресації заданого обсягу оперативної пам'яті 4 МБ при чотирьохбайтового слові найбільш придатною виявилася системна магістраль ISA. Вона має 20 розрядів адреси і 16 розрядів даних. Системна магістраль призначена для обміну даними між центральним процесором і оперативною пам'яттю.
Так як розрядність каналу даних шини дорівнює 16 розрядам, а довжина слова ОП дорівнює 32 розряду, то існує необхідність передачі даних через шину за два цикли. Це реалізується за допомогою тимчасового зберігання половини слова ОП в регістрі та подальшої його передачі, по завершенні передачі першої половини.
Подібним же чином організований і прийом даних для запису в ОП. Спочатку передається перша частина слова, яка записується в регістр для тимчасового зберігання, потім передається друга частина слова, після чого вже відбувається запис даних.
Таблиця 6.1 - Опис сигналів шини
ОбозначеніеОпісаніеSA lt; 19..0 gt; Адресні сигнали шіниBALEСігнал дозволу на «защелкивание» адреси на шінеAENРазрешеніе адресаSD lt; 15..0 gt; Шина даних-MEMRСігнал дозволу читання пам'яті-MEMWСігнал дозволу запису в пам'ять-REFRESHСігнал інформування про те, що чиниться регенерація пам'яті-MASTERСігнал захоплення пристроєм шіниSYSCLKСігнал тактовою частотиIRQ lt; 15..0 gt; Сигнали запиту переривання - 0WS0 тактів очікування Висновок
У ході курсового проектування був сформований блок обробки динних в заданому архітектурному базисі, а також - наведені креслення його основних блоків. При проектуванні були використані різні підходи побудови цифрових пристроїв, у випадках, коли мікросхему неможливо було підібрати, застосовувалися еквівалентні схеми, зібрані на інших мікросхемах.
Таким чином по завершенні курсового проектування був розроблений блок обробки даних в заданому структурному базисі з невеликими відступами від нього, де це було необхідно. По завершенні були представлені креслення і документація, що описує виконану роботу.
Список використаних джерел
шина дана автомат інтерфейс
1. Авер'янов Н. Н., Березенко А.І., Борщенко Ю.І. та ін.; Под ред. Шахнова В.А. Мікропроцесори і мікропроцесорні комплекти інтегральних мікросхем: Довідник: У 2 т. - М .: Радио и связь, 1988. - 368 с .: ил. ISBN 5-256-00371-2
. Райхлин В.А. Основи цифрової схемотехніки .: Навчальний посібник для вузів. Казань: Изд-во Казан. держ. тех. ун-ту, 2000. - 352 с. ISBN 5-7579-0311-2
. Аванесян Г.Р., Левшин В.П. Інтегральні мікросхеми ТТЛ, ТТЛШ: Довідник.- М .: Машинобудування, 1993. - 256 с .: ил. ISBN 5-217-02604-9
. Нефедов А.В. Інтегральні мікросхеми та їхні зарубіжні аналоги: Довідник. Т. 5. - М .: Кубка-а, 1997. 608 с .: ил. ISBN 5-85554-158-4
. Інтерфейси систем обробки даних: Довідник/А.А. Мячев, В.ЯН. Степанов, В.К. Щербо; Под ред. А.А. Мячева.- М .: Радио и связь, 1989. - 416 с.
Додаток A
Малюнок A1 - структурна схема БОД
Додаток Б
Опис схеми К1804ВС2
Малюнок Б1 - Схема електрична структурна МПС К1804ВС2
Таблиця Б1 - Основні електричні параметри МПС
Таблиця Б2 - призначення висновків К1804ВС2
Малюнок Б2 - функціональна схема ОА
Додаток В
Опис схеми К1804ВР1
Талица В1 - призначення висновків К1804ВР1
Таблиця В...
