ння модуля Полягає у збереженні операндів та результатів Виконання операцій. Це и є пам «ять даніх.chipIEEE; IEEE. STD_LOGIC_1164. ALL; IEEE. STD_LOGIC_ARITH. ALL; IEEE. STD_LOGIC_UNSIGNED. ALL; MEM_chip is (clock: in std_logic;: in std_logic;: in std_logic;: in std_logic;: in std_logic_vector (7 downto 0); _data: in std_logic_vector (7 downto 0); _data: out std_logic_vector (7 downto 0) ); MEM_chip; behav of MEM_chip isread_data: std_logic_vector (7 downto 0); cell0, cell1: std_logic_vector (7 downto 0); tmp0, tmp1: std_logic_vector (7 downto 0); wr0, wr1: std_logic; _data <= cell0 when address=x «00» elsewhen address=x «01» else «FF»; _data <= address when MemtoReg=»0« else read_data; <= »1« when MemWrite=»1« and address (0)=»0« else »0«; <= »1« when MemWrite=»1« and address (0)=»1« else »0«; <= write_data when wr0=»1« else cell0; <= write_data when wr1=»1« else cell1; until clock »event and clock =« 1 »; (reset =« 1 ») then <= x« 02 »; <= x« FE »; <= tmp0; <= tmp1; if ; process; behav;
.6 Автоматично згенерований файл (Test Bench)
Автоматично згенерований файл Test Bench нульові Стартові Значення всех вхідніх сігналів.ieee; ieee. std_logic_1164. ALL; ieee. std_logic_unsigned. all; ieee. numeric_std. ALL; tb_vhd IStb_vhd; behavior OF tb_vhd ISDeclaration for the Unit Under Test (UUT) A_SPIM (: IN std_logic;: IN std_logic;: OUT std_logic_vector (7 downto 0)
); COMPONENT;
Inputsclock: std_logic:=«0»; reset: std_logic:=«1»;
OutputsPC: std_logic_vector (7 downto 0); the Unit Under Test (UUT): A_SPIM PORT MAP (=> clock, => reset, => PC
); <= not clock after 50ns; <= «0» after 180ns;: PROCESS100 ns for global reset to finishfor 100 ns; stimulus here;- Will wait foreverPROCESS;;
Висновки
В даній курсовій работе я розроб приклад тестової програми та на ее Основі VHDL модель одноціклового RISC комп ютера з архітектурою SPIM, ознайомився з програмою САПР Xilinx WebPack, та основна ее принципами роботи.
виконан Дану курсову роботу можна сделать Висновок, что HDL спроектована для Всього спектру потреб, Які вінікають в процесі проектування. По-перше, вона дозволяє описати структуру проекту, тоб его поділ на складові Частини та їх взаємозв язок. По-друге, вона дозволяє описати функцію проекту вікорістовуючі подібні до мови програмування форми. По-Третє, як результат, вона дозволяє змоделюваті проект перед качаном виготовлення, так что ПРОЕКТУВАЛЬНИК могут Швидко порівняті альтернативи та перевіріті правільність Функціонування без затримки та витрат на апаратно макетування.
Список використаної літератури
1. Норенков І.П. Основи автоматизованого проектування. 2-е видання. МГТУ ім. Н.Е. Баумана. 2006. C.336
2. Сергієнко А.М. VHDL для проектування обчислювальних пристроїв. ТИД «ДС». 2003. C. 208
3.Веб-сторінка Компанії Aldec ®, Inc [Електронний ресурс]
. Макларена С.В. Моделювання бізнес-процесів.
