торами використовується в множити ЦАП. p> Так як цифрові входи XZ управляють тільки двома конденсаторами, цей ЦАП створює тільки три рівні. Ігноруючи паразитні явища, коефіцієнт зворотного зв'язку тут С1/С1 + Сs або ВЅ коли С1 = Сs. При тих же умовах, коефіцієнт зворотного зв'язку в стандартному множити ЦАП з роздільною здатністю 2-b (з двома додатковими конденсаторами вибірки) дорівнює С1/(С1 +2 Сs) або 1/3. Якщо умножающий ЦАП з трьома рівнями і роздільною здатністю 2-b використовує той же операційний підсилювач, то різниця в коефіцієнтах зворотного зв'язку перетворюються на відмінності в циклі підсилення; тому, ігноруючи паразитні впливу, трирівневий умножающий ЦАП на 50% швидше, ніж стандартний дублікат з роздільною здатністю 2 -b. Це важливо, тому що швидкість помножуючого ЦАП обмежує швидкість перетворення АЦП. Багато архітектури операційних підсилювачів можуть отримати коефіцієнт підсилення при розімкнутого ланцюга, принаймні, 2000; однак, мало хто з них здатні одержати час врегулювання менш ніж 25 нс в технології 1-pm CMOS. Попередні проекти швидких операційних підсилювачів на конденсаторах, що мають клас A/B і архітектуру згорнутого каскаду [9], [22]. Щоб мінімізувати сигнально-залежний поточний джерело живлення і щоб позбудеться від необхідності використовувати p-канальні транзистори на шляху сигналу, тут використовується операційний підсилювач розгорнутого каскаду класу А.
В
Рисунок 8 - Схема операційного підсилювача
Рис. 8 показує схему операційного підсилювача. Вона складається з вхідної диференціальної пари (М1, М2), джерела струму (М3), двох рівнів n-канальних каскадів (М4-М7), подвійних p-канальних каскадів (М8-М13) у якості навантаження. Зворотний зв'язок загального режиму перемикаються конденсаторів і ланцюг зміщення використовуються також, але не показані для спрощення схеми. Згідно моделюванню, посилення операційного підсилювача складає близько 80 дБ і його вихід врегулюється за 20 нс з 4-V диференціальним висновком в навантаження на 3 пФ. Ця схема відмінна від тієї, що показана на [18], в якій тільки використовувався один рівень каскадів n-типу. Додатковий рівень з каскадів тут був вставлений для збільшення посилення розімкнутого циклу операційного підсилювача, щоб зменшити нелінійність АЦП [18]. p> АЦП низького дозволу складається з лінійки резисторів, банку компараторів і кодера і сконструйований, так само як і в [9], за винятком того, що тут на етап потрібно лише два компаратора.
В
Рисунок 9 - Схема компаратора
На рис. 9 показана схема компаратора. Схема складається з згорнутого каскадного підсилювача (М1-М7) в якому навантаження замінена засувкою (М8-М10). А архітектура згорнутого каскаду обрана так, що n-канальні транзистори можуть використовуватися і в диференціальної парі і в клямці. Коли М10 відкрито, виходи компаратора з'єднані разом і до затворам М8 і М9. У цій конфігурації струм, що випливає з каскаду, тече через М10....
