[15:0] #, DRDY #, HIT #, HITM #, LOCK #, REQ [5:0] #, RP #, SBSY #, STBN [7:0] # , STBP [7:0] #, TND # AGTL + Output SignalsFERR #, THRMTRIP #, DBSY [1:0] #, DRDY [1:0] #, SBSY [1:0] # Special AGTL + Asynchronous Interrupt Input SignalsA20M #, IGNNE #, INIT #, LINT [1,0], PMI # Power Good SignalPWRGOODHSTL Clock SignalsBCLKn, BCLKpTAP Input SignalsTCK, TDI, TMS, TRST # TAP Output SignalsTDOSystem Management Signals3.3V, SMA [2:0], SMSC, SMSD, SMWP, THRMALERT # Power SignalsGND, VCTERMLVTTL Power Pod SignalsCPUPRES #, OUTEN, PPODGD # ПрочіеTERMA, TERMB, TUNER1, TUNER2, VCCMON, VSSMON
Таблиця 4 - Сигнали процесора Itanium 2 і їх опис
СігналОпісаніеA [49:3] # - Address50-бітний фізичний адресA20M # - 20th address line maskДанний сигнал ігнорується процесорної системою Itanium 2ADS # - Address strobeСтроб адреси, перехід цього сигналу в активний стан вказує на початок нової транзакції , вводиться ініціатором обмена.AP [1:0] # - Address parityБіти паритету адреса.ASZ [1:0] # (I/O) Сигнали пам'яті адресного простору розмірності сигналів, инициализируются ініціатором протягом першої фази синхронізації на запит REQA [4: 3] #. ATTR [3:0] # (I/O) Сигнали атрибутів сигналів, инициализируются ініціатором. Дані сигнали дійсні протягом всіх транзакційBCLKp/BCLKnОбщая синхронізація шіни.BE [7:0] # (I/O) - ByteEnableCігнали, що вказують на використовувані байти шини даних в даному циклі шіниBERR # (I/O) Сигнал помилки на шінеBINIT # - Bus initializationІніціалізація шини, переклад всіх сигналів в початкове состояніе.BNR # - Block next requestЗапрос призупинення наступної транзакції. Вводиться будь-яким пристроєм коли воно не може сприйняти наступну транзакцію. За допомогою лічильників можна порахувати такти протягом яких цей сигнал установлен.BPM [5:0] # - Break point/Performance monitoringСігнали застосовуються при попаданні в точку зупину або спрацьовування лічильників моніторингу проізводітельності.BPRI # - Bus request priorityІспользуется для арбітражу запитів до шини зі боку декількох процесорів в мультипроцессорной сістеме.BR [0] # (I/O) and BR [3:1] # (I) Запит на володіння шіной.BREQ [3:0] # (I /O) Запит шіни.CCL # (I/O) Сигнал очищення КЕШа.CPUPRES # (O) Сигнал для виявлення присутності процесора в socket.D [127:0] # - Data busШіна данних.D/C # (I/O) Сигнал дані/код.DBSY # - Data bus busyШіна даних зайнята, використовується поточним власником шини щоб вказати іншим процесорам на зайнятість шіни.DBSY_C1 # (O) Копії сигналу DBSY # DBSY_C2 # (O) DEFER # - DeferredСігнал який вказує процесору що вихідний порядок транзакцій Не гарантується. У ряді чіпсетів сигнал НЕ іспользуется.DEN # (I/O) Сигнал вказує, що транзакція може бути відкладена до відповіді агента.DEP [15:0] # (I/O) Сигнали забезпечують додатковий захист ECC (error-correcting code, код корекції помилок) для шини данних.DHIT # (I) Сигнал повертає остаточний статус КЕШа.DPS # (I/O) - Deferred Phase EnableСігн...
