Вступ
В
Тема реферату В«Поняття мультімікропроцесорніх систем (ММПС) В»з дисципліниВ« Мультімікропроцесорні системи В».
Мета роботи - ознайомитись з:
- визначеня мультіпроцесорніх конфігурацій;
- архітектурою ММПС Із загальною и розподіленою пам'яттю;
- протоколами взаємодії ММПС - MESI, DASH;
- стратегією записів у кеш-пам'яті та ін.
В
1. Визначення мультіпроцесорніх конфігурацій
ММПС - Це системи, что мают два ї больше компонент, Які могут одночасно Виконувати відряд. Підпорядкованімі Процесори могут буті спецпроцесорі, розраховані на Виконання Певного типу Завдання або процесори широкого! застосування. Спецпроцесорі - співпроцесорі, процесори вводу-виводу. p> У міру Зменшення отношения ВАРТІСТЬ/Продуктивність становится больше економічнім застосовуваті кілька мікропроцесорів (далі в”Ђ МП), вместо одного складного.
Крім Поліпшення Економічних Показників системи, мультіпроцесорні конфігурації Забезпечують кілька позитивних якости, відсутніх в однопроцесорній конфігурації.
Кілька процесорів краще прістосовуються под Вимогами конкретного! застосування, крім витрат на непотрібні возможности централізованої системи. Більше того, модульність ММПС дозволяє в міру необхідності вводіті додаткові процесори.
У ММПС Завдання розподіляються между модулями. При вінікненні відмові у Системі простіше та Дешевше найти ї замініті несправностей процесор, чім заміняті (відшукуваті) елемент, что відмовів, у складному процесорі.
При проектуванні ММПС доводитися вірішуваті два Завдання:
1. Змагання за доступ до сістемної шини.
2. Міжпроцесорні взаємодії.
Оскількі пам'ять та Пристрої вводу-виводу по Загальній сістемній шіні розподіляють кілька процесорів, буде потрібна додаткова логіка для забезпечення того, щоб у будь-який момент годині доступ до сістемної шини МАВ Тільки один процесор. Щоб один процесор здійснював діспетчерізацію Завдання, або Повертаюсь результат Іншому, необхідній суворо Певний способ взаємодії процесорів.
Максимальний режим роботи МП ФІРМИ INTEL спеціально призначеня для реалізації ММПС. Наявні мультіпроцесорні засоби максимального режиму розраховані на три базові конфігурації - співпроцесор, сильно зв'язана конфігурація та Слабко зв'язана конфігурація.
У випадка сильно зв'язаної конфігурації (мал.1), центральний процесор и допоміжній або зовнішній процесор розділяють НЕ Тільки всю підсістему пам'яті та надання чинності/Виведення альо ї логіку Керування шиною та генератор сінхронізації. МП 8086 або его аналог є провіднім або Головня у Системі, а допоміжній процесор - керуємім. Керування доступом до шини здійснює центральний процесор, того сигнал запиту шини від допоміжного процесора подається в центральний. У даній конфігурації допоміжній процесор Діє Незалежності усередіні кристала, альо будучи співпроцесором, ВІН винен взаємодіяті безпосередно Із центральним процесором.
В
Малюнок 1. Cхема сильно зв'язаної конфігурації
Слабко зв'язані конфігурації застосовуються у середніх и великих системах. Будь-який Активний модуль у такій Системі может буті ведучим сістемної шини ї містіті центральний процесор, а такоже Інший процесор, что может буті ведучим шини, співпроцесор або сильно зв'язану конфігурацію.
Сістемні Ресурси розділяють кілька модулів, а проблему змагань при доступі до шини винна вірішуваті логіка Керування системністю шиною.
У випадка Слабко зв'язаної конфігурації (мал. 2), шкірні потенційній ведучий шини працює Незалежності ї Прямі зв'язки между ними відсутні. Між процесорна Взаємодія здійснюється через розділені ресурси. Крім того, у шкірного модуля может буті своя пам'ять и Пристрої вводу-виводу. Процесори в окрем модулях могут одночасно Звертатися до своих локальних підсістем по локальних шинах и Виконувати Незалежності один від одного Вибірки команд и даніх, что підвіщує ступінь паралельності ОБРОБКИ.
В
1.1 Співпроцессорна конфігурація
Алгоритм Функціонування співпроцесорної конфігурації наведень на мал.3.
При віконанні потоку команд основного процесора та віявленні команді, прізначеної для співпроцесора, вона транслюється Асемблер у такий способ в”Ђ код відряд WAIT, код команди ESC.
Код відряд WAIT перед кодом ESC змушує мікропроцесор відвести стан Очікування до появи активного сигналом на вході TEST. Ця команда Необхідна, щоб команда ESC НЕ встігла дешіфруватіся до завершення співпроцесором его поточної команди. Если сигнал TEST вже активно, співпроцесор дешіфрує команду ESC, а потім Обидва процесори Працюють паралельно (це неявно прісутність тактів Очікування). Однак у Деяк випадка команду WAIT звітність, вказуваті явно. Це звітність,, колі центральному процесору нужно звернута в пам'ять за операндом, что бере доля у Попередній команді ESC. У с...
