півпроцесорної конфігурації до одного центрального процесора допускається Підключення двох співпроцесорів. p> У таких випадка шкірному Зі співпроцесорів звітність, прізначаті підмножіні з безлічі кодів зовнішніх операцій и Кожний співпроцесор винен розпізнаваті ї Виконувати коди операцій своєї підмножіні. Підключення співпроцесорів здійснюється до сістемної шини, альо один з них до Лінії HOLD (сигнал запиту шини), іншій до HLDA (сигнал Дозволу шини).
В
Малюнок 2. Слабко зв'язана конфігурація
В
Малюнок 3. Алгоритм Функціонування співпроцесорної конфігурації
В
1.2 Сильно зв'язана конфігурація
У цьом випадка Обидва процесори Працюють Незалежності, альо розділяють генератор сінхронізації та логіку Керування шиною.
Алгоритм між процесорної взаємодії наведень на малий. 4. p> Основний принцип взаємодії Полягає у тому, что центральний процесор формує Керуючому ПОВІДОМЛЕННЯ в розділеній пам'яті ї актівізує незалежний процесор, посилаючися наказ в один з йо портів. Потім незалежний процесор звертається до розділеної пам'яті, одержує відтіля призначеня Йому Завдання ї Виконує ее паралельно Із центральним процесором. Формат ПОВІДОМЛЕННЯ про Завершення Завдання звичайна обумовлення виглядом (архітектурою й призначеня) незалежного процесора.
В
1.3 Слабко зв'язана конфігурація
У Слабко зв'язаних конфігураціях Кожний центральний процесор має свою логіку Керування шиною, а арбітраж шини досягається Шляхом Розширення цієї логікі ї Введення Загальної для всіх провідніх модулів зовнішньої логікі.
ПЕРЕВАГА:
1. Система допускає Модульні Розширення. Кожний провідний модуль є Незалежності прістроєм и Звичайний це або окрема друкована плата або окрема мікросхема. Отже, Такі Модулі можна додаваті або відаляті, що не впливаючих на Другие Модулі в Системі;
2. Відмова в одному Модулі звичайна НЕ віклікає простою всієї системи, а модуль, что відмовів, можна легко найти ї замініті;
3. Кожний ведучий шини может мати локальності шину для доступу до відповідної пам'яті ї прістроїв вводу/виводу, чім досягається високий ступінь паралельної ОБРОБКИ.
4. Особлівість Слабко зв'язаної конфігурації - наявність розвіненої логікі доступу до шини.
Три Способи Завдання пріорітетів:
- пріорітетній ланцюжок (мал.5);
- опитування (мал.6);
- незалежні Предложения (мал.7).
Пріоритет у випадка пріоритетного ланцюжка візначається фізічнім розташуванням модуля в Системі, а якість - у мінімальному чіслі ліній Керування, что НЕ поклади від числа модулів у Системі. Недолік в”Ђ затримка Поширення сигналу Дозволу шини, что прямо пропорційна числу модулів у Системі.
Пріоритет у випадка опитування - при появі сигналом "Запитів шини" контролер генерує послідовність адресу модулів. Колі Запитуючою модуль розпізнає свою адресою, ВІН формує активний сигнал " Зайнятість шини ". Вартість - Динамічна зміна пріорітетів провідні шини. br/>В
Малюнок 4. Алгоритм между процесорної взаємодії
В
Малюнок 5. Пріорітетній ланцюжок
В
Малюнок 6. Опитування. p> мультіпроцесорній конфігурація архітектура схема
В
Малюнок 7. Незалежні Предложения
Пріоритети враховуються паралельно. Кожний модуль має окрему пару ліній запиту шини (2,4,6) й дозволи шини (1,3,5) й Кожній Парі призначеня свой Пріоритет, что перебуває в контролері. Дешифратор пріорітетів вібірає запит з максимальним пріорітетом и повертає відповідній сигнал Дозволу шини. Арбітраж реалізується Дуже Швидко й Не поклади від числа модулів у Системі. Вада - максимальна швідкодія. Недолік - велика кількість ліній запиту та Дозволу шини (для n модулів звітність, 2n ліній).
В
2. Архітектура ММПС Із загальною и розподіленою пам'яттю
До першого класу з загальною (Поділюваною) пам'яттю відносяться ММПС, у якій кількість процесорніх ЕЛЕМЕНҲ ≤ 32 и ТОМУ ЩО в Системі Усього одна пам'ять з тим самим годиною доступу, ці обчислювальні системи іноді назіваються UMA (Uniform Memory Access). p> До іншого класу (з розподіленою пам'яттю) відносяться системи в якіх, крім Загальної пам'яті, існує і визначення ОБСЯГИ власної (локальної) пам'яті, доступ до Якої могут маті ВСІ процесорні елєменти, что входять у систему.
В
3. Протоколи взаємодії (забезпечення когерентності кеш-пам'яті) ММПС - MESI, DASH
В
3.1 Стратегія записів у кеш-пам'яті (К-П)
В
При роботі з К-П Операції читання складають близьким 90% и близьким 10% - Операції запису. Читання блоку ПОЧИНАЄТЬСЯ відразу, як Тільки становится доступним адреси блоку. При чітанні з покращену блок негайно відправляється в процесор. При запісі процесор візначає розмір запису (від одного до 8 байт) i Тільки ця частина может буті змінена Ця Операція назівається читання-Модифікаці...
