а входах А і В встановлені однакові адреси, то на виходи РЗУ зчитується однакова інформація. p> МПС може функціонувати в режимі двохадресна ( В = А + В ) і триадресну ( Q = А + В ) обробки даних. У двохадресна режимі на входи А 3 -А 0 подається адресу операнда R , а на входи В 3 -В 0 - адреса операнда S та результату. У триадресну режимі приймачем результату служить додатковий регістр Q , що адресується в мікрокоманді неявно. p> Арифметико-логічний блок складається з двох мультиплексорів MsS і MsR, арифметико-логічного пристрою, сдвігатель даних CDA з трехстабільним виходом, формувача ознаки нуля ФПН , використовуваного при виконанні арифметичних, логічних і спеціальних функцій, а також при формуванні сигналів стану МПС .
Вхідні мультиплексори здійснюють вибір джерел операндів R і S під дією керуючих сигналів відповідно до табл.2.1.
З таблиці випливає, що, якщо I 0 = 1, то паралельно з виконанням операції в АЛУ можливий висновок даних з РЗУ по шині DB 3 -DB 0 в зовнішню пам'ять .
Таблиця 2.1
EAI 0 OE 1 RS 0 00 00AB001ADB010AQ011AQ100DAB101DADB110DAQ111DAQ
Вибір операції АЛУ здійснюється під дією поля регістра мікрокоманд I 8 - I 0 , причому якщо розряди I 4 - I 0 мають значення 00000, то АЛУ виконує спеціальні функції.
Висновки МПС використовуються для організації прискореного перенесення в багаторозрядних процесорах. При цьому виходи Ст . МПС не використовуються, а виходи - навпаки, використовуються тільки у Ст . МПС . Цей факт дозволяє об'єднати висновки і F 3 , а також і OVR і відповідно зменшити загальне число контактів інтегральної мікросхеми. p> Дані з виходу АЛУ можуть бути передані на входи сдвігатель СD Р регістра Q і на входи сдвігатель СD А , поєднаного з виходами F АЛУ . Таким чином, вихідна інформація може записуватися в РЗУ і виводитися на шину Y 3 - Y 0 як без зсуву, так і зі зсувом вліво або вправо на один розряд.
...
