Реферат Розробка пристрою кодування двохкаскадним способом

Тема: Новые рефераты

+ i, де i=0, 1, ..., m - 2; j=0, 1, ..., l - 2.

Послідовний вихід регістра зсуву є виходом кодера. Запис в послідовний регістр зсуву проводиться імпульсом Т2 синхронізації по кодовою групам, що збігається в часі з приходом інформації на вхід кодера. Тактується регістр імпульсами синхронізації по бітам Т. Символи з виходів кодера групами по m символів надходять в модулятор, де їм зіставляються сигнали з ансамблю з 2m членами. Ці сигнали передаються по каналу зв'язку.

.5 Пристрій на сигнальному процесорі

Узагальнена архітектура процесора DSP утворюється трьома складовими: процесорним ядром, підсистемами вводу / виводу і порівняння.

Структура процесорного ядра відображає виділений операційний базис і враховує особливості алгоритмів ЦГЗ (цифрової обробки сигналів). Блок генерації адреси забезпечує необхідні способи адресації, в тому числі біт-реверсивну. Синтезатор тактової частоти (PLL) дає можливість регулювати продуктивність і споживану потужність. Блок виконання операцій реалізує операції з фіксованою точкою і операції з плаваючою точкою для додатків, де потрібна висока точність і продуктивність.

В процесорний ядро ??введений блок налагодження і контролю, який містить засоби внутрішньосхемною емуляції (OnCE), засоби тестування і налагодження, сторожовий таймер.

Підсистема введення / виведення включає кодек (АЦП і ЦАП), паралельні і послідовні порти введення / виводу, host - інтерфейс для зв'язку з персональним комп'ютером або інший ЕОМ.

Організація підсистеми зберігання також багато в чому відображає специфіку алгоритмів ЦГЗ. Так, зокрема, виділення двох блоків пам'яті X і Y дозволяє одночасно зчитувати операнди для згортки, а виділення пам'яті дозволяє распараллелить адреси - читання операндів - виконання - (запис результатів).

Розглянемо сімейство DSP561XX з 16-розрядних процесорів. Це сімейство має такі характеристики:

Продуктивність до 30 MIPS на 60 Мгц (цикл команди - 33,3 нс);

Паралельне виконання множення-підсумовування 16х16 біт;

Акумулятор 2х40 біт з байтовим розширенням;

Високий паралелізм при виконанні інструкцій;

Спеціальні режими адресації для DSP;

Вкладені апаратні цикли DO, включаючи нескінченні цикли і ціклиDOдо 0;

Швидкий автовозврата переривань;

Три виводу зовнішніх переривань;

-розрядні внутрішні шини адреси і даних;

Режим Stop і режими зниженого енергоспоживання;

Режим внутрішньосхемною емуліці (OnCE);