був вперше вбудований S-cache (256 Кбайт), B-cache був скасований, а контролер оперативної пам'яті модифікований для роботи з 100-МГц SDRAM. Тактова частота ЦП досягла 500 МГц. Після переходу в 2002 р. на техпроцес з тим же рівнем деталізації і застосуванням мідних провідників обсяг S-cache був збільшений до 512 Кбайт, а тактові частоти ядра ЦП до 650 МГц. Випущений у вересні 2000 р., UltraSPARC III мав перероблене ядро ​​UltraSPARC. Кількість стадій цілочисельних конвеєрів зросла до 14, речових - до 16, число цілочисельних конвеєрів - До трьох (один з конвеєрів міг обробляти і команди завантаження). Серйозним змін зазнала підсистема кеш-пам'яті: I-cache був збільшений до 32 Кбайт (Чотириканальна асоціативність), а D-cache - до 64 Кбайт (чотириканальна асоціативність, зворотний запис). B-cache обсягом до 8 Мбайт складався з 5-нс мікросхем синхронної SRAM з 256-біт каналом даних, причому теги B-cache зберігалися в ядрі ЦП. Для оптимізації роботи з B-cache були передбачені вбудований 2-Кбайт кеш попередньої вибірки і 2-Кбайт кеш запису з чотириканальної асоціативністю. Вбудований контролер оперативної пам'яті SDRAM мав 150-МГц 128-біт шину даних. Ширина системної шини також була 128 біт. ЦП забезпечував 64-біт віртуальну адресацію і 43-біт фізичну. У багатопроцесорних конфігураціях застосовувалася топологія загальної шини (Sun Fireplane, 150 МГц), до якої підключався до чотирьох ЦП. Процесор виготовлявся по 180-нм проектним нормам, що дозволило досягти тактовою частоти 900 МГц, а після переходу на семишаровий 130-нм процес - 1200 МГц. Завдяки широким зовнішніх інтерфейсів цей ЦП зайняв друге (після POWER2) місце за кількістю вихідних контактів - 1368.
У жовтні 2002 р. на Microprocessor Forum був представлений Fujitsu SPARC64 V. У нього абсолютно новий дизайн, відмінний від однойменного дітища Fujitsu HAL Computer Systems. Справа в тому, що після поглинання Amdahl Computer у квітні 2002 Fujitsu почала розробку власного SPARC64 V на базі HAL SPARC64 GP. p> Fujitsu SPARC64 V досить сильно відрізнявся від сімейства ЦП UltraSPARC, він підтримував позачергове виконання команд, що передбачало зовсім іншу функціональну організацію ядра. ЦП мав 11-стадійний двухконвейерную Е-box, 12-стадійний двухконвейерную F-box і 15-стадійний двухконвейерную А-box. Для забезпечення ефективного позачергового виконання кожен з конвеєрів мав власний буфер команд (reservation station). Був передбачений допоміжний набір команд VIS. Процесор мав два файли цілочисельних регістрів: великий архітектурний (160 регістрів з одним портом читання і двома портами запису) і стандартний основний (32 регістри з вісьмома портами читання і двома портами запису). При перемиканні задач або виклику подфункции зміст 16 регістрів з основного файлу копіювалося у відповідні регістри архітектурного файлу, а звідти зчитувалися потрібні регістри для нового завдання. Обсяги I-cache і D-cache залишилися тими ж, що й у самого першого SPARC64 (по 128 Кбайт), об...
