идва з двоканальної асоціативністю і 64-біт розміром рядка, a D-cache до того ж був двохпортовим і з можливістю зворотного запису. Був доданий 2-Мбайт S-cache з чотирьохканальною асоціативністю і зворотним записом, з 64-біт рядком, причому ширина каналу даних до нього становила 256 біт. Для роботи з S-cache було передбачено два проміжних буфера: вхідний на 16 рядків і вихідний на 8. Примітно, що як S-cache, так і D-cache володіли логікою ЕСС (Зазвичай D-cachc захищається тільки контролем парності), це відмінність була успадковано від SPARC64 GP. Незвичайною була і конструкція TLB: для S-cache (Сторінки даних) було передбачено по 1024 запису з двоканальної асоціативністю для 8 - і 4-Кбайт сторінок, а для D-cache - 32 полноассоціатівних запису для сторінок будь-яких розмірів. Точно така ж організація була і у TLB команд.
Логіка передбачення умовних переходів оперувала таблицею історії переходів з чотириканальної го контролера пам'яті не було, системна шина (зі зіркоподібній топологією) з 128-біт каналом даних і застосуванням технології DDR забезпечувала пропускну здатність 3,52 Гбайт/с. Процесор працював з 64-біт віртуальним адресним простором і 43-біт реальним. ЦП виготовлявся по 130-нм технології SOI (вісім шарів) з мідними провідниками, тактова частота склала 1350 МГц, а після переходу на десятіслойную 90-нм SOI-технологію збільшилася до 2 ГГц (одночасно обсяг S-cache був збільшений до 4 Мбайт). p> У 2003 р. була випущена модифікація UltraSPARC III, устаткована 1-Мбайт S-cache з чотирьохканальною асоціативністю і зворотним записом - З IIIi. Вбудований контролер оперативної пам'яті був також модернізований і дозволив використовувати DDR SDRAM. Був реалізований новий тип системної шини (JBus, від 150 до 200 МГц) і впроваджений контролер шини PCI. Процесор виготовлявся по 130-пм технології (Сім шарів з мідними провідниками), а згодом і по 90-нм. Тактові частоти ядра ЦП - до 1600 МГц.
У лютому 2004 р. з'явився двоядерний варіант UltraSPARC III - UltraSPARC IV. Ядра істотно не змінилися, але контролер оперативної пам'яті, системний інтерфейс і контролер B-cache були спільними для двох ядер, що необхідно для збереження сумісності з UltraSPARC III. Спочатку виготовляється за 130-нм технологічному процесу ЦП працював на тактовій частоті до 1200 МГц. Після переходу на 90-нм процес тактова частота зросла до 1350 МГц.
Майбутнє сімейства UltraSPARC туманно - у квітні 2004 р. розробка UltraSPARC V була зупинена, а більша частина його розробників звільнена. Не зрозумілі і перспективи очікуваного в кінці цього року двоядерного UltraSPARC IV + (Panther).
Що стосується архітектури SPARC в цілому, то її майбутнє пов'язане з двома примітними проектами в області апаратних засобів - процесорами нового покоління Niagara і Rock.
Процесор Niagara і системи на його базі повинні бути подані в кінці 2005, або в самому початку 2006 року. На практиці він виглядає наступним чином - 90 нм технолог...
