ta_in (6) & Data_in (5) & Data_in (4); _k2 <= Data_in (3) & Data_in (2) & Data_in (1) & Data_in (0 );: Kod port map (Data_Kod => N_k1, K => D_K);: UDC port map (Clk_in => Clk, K_in => D_K, Clk_out => Clk_out);: Rasp_imp port map (Clk => Clk_out, Ready => Ready, DataOut_R => Data_n2);: BlockD port map (Data_B => Data_n2, DataOut_B => Data_m);: Kom_imp port map (Data_N => N_k2, Data_BD => ; Data_m, DataOut_K => OutData); osn;. vhdlIEEE; IEEE.std_logic_1164.all; GI is (Delay: Time: = 7.69 ns); (Ok: in Std_logic;: buffer Std_logic); GI; arch_GI of GI isClk : Std_logic: = '0 '; _1: process: while (Ok = '1') loop <= Clk; for Delay; <= not F; for Delay; loop L1; on Ok; process Clk_1; arch_GI;. vhdlIEEE ; IEEE.std_logic_1164.all; Mod2 is (Str: in STD_logic; _Mod: in STD_LOGIC_VECTOR (8 downto 0);: out Std_logic;: out Std_logic); Mod2; arch_mod2 of Mod2 isNError: std_logic; (Str, Data_Mod) (Str 'Event and Str = '1') then <= not (Data_Mod (0) xor Data_Mod (1) xor Data_Mod (2) xor Data_Mod (3) xor Data_Mod (4) xor Data_Mod (5) xor Data_Mod (6) xor Data_Mod (7) xor Data_Mod (8)); if; process; <= NError; <= not NError; arch_mod2;. vhdlIEEE; IEEE.std_logic_1164.all; RG is (Reset: in std_logic;: in Std_logic;: in STD_LOGIC_VECTOR (8 downto 0); _RG: out STD_LOGIC_VECTOR (8 downto 0)); RG; arch_RG of RG isData: std_logic_vector (8 downto 0); (Str, Reset, DataRG) Reset = '1 'then Data <= " ; 000000000 "; (Str'event and Str = '1 ') then <= DataRG; if; process; _RG <= Data; arch_RG;. vhdlIEEE; IEEE.std_logic_1164.all; Kod is (Data_Kod: in STD_LOGIC_VECTOR (3 downto 0);: out STD_LOGIC_VECTOR (9 downto 0)); Kod; arch_kod of Kod is (Data_Kod) Data_Kod is "0001" => K <= "1111110010"; "0010" => K < = "1111100110"; "0100" => K <= "1100110011"; "0101" => K <= "1011011100"; "1000" => K <= " ; 1010000100 ";" 1001 "=> K <=" 1000100110 ";" 1010 "=> K <=" 0111100010 "; others => null; case; process; arch_kod;. vhdlIEEE ; IEEE.STD_LOGIC_1164.all; ieee.std_logic_unsigned.all; UDC is (K_in: in std_logic_vector (9 downto 0); _in: in std_logic; _out: inout std_logic: = '0 '); UDC; arch_UDC of UDC is (clk_in , K_in) rise_count: std_logic_vector (9 downto 0): = "0000000001"; rising_edge (clk_in) then_count: = rise_count + '1 '; rise_count = (K_in + '1') then_count: = "0000000001"; _out <= not is (Clk: in STD_LOGIC;: out STD_LOGIC; _R: out STD_LOGIC_VECTOR (6 downto 0)); Rasp_imp; arch_imp of Rasp_imp isData: std_logic_vector (7 downto 0): = "00000000"; (Clk) d: integer: = 7; (Clk'event and Clk = '1 ') thend is0 => ​​Data <= "10000000"; 1 => Data <= "01000000"; 2 => Data <= " 00100000 "; 3 => Data <=" 00010000 "; 4 => Data <=" 00001000 "; 5 => Data <=" 00000100 "; 6 => Data <= "00000010"; 7 => Data <= "00000001"; others => Data <= "00000000"; case; <= Data (0); _R <= Data (7) & ; Data (6) & Data (5) & Data (4) & Data (3) & Data (2) & Data (1);: = d - 1; d = -1 then d: = 7; if; if; process; arch_imp;. vhdlIEEE; IEEE.std_logic_1164.all; BlockD is (Data_B: in STD_LOGIC_VECTOR (6 downto 0); _B: out STD_LOGIC_VECTOR (7 downto 0)); BlockD; arch_bd of BlockD is_B ( 0) <= Data_B (6) or Data_B (2) or Data_B (1) or Data_B (0); _B (1) <= Data_B (5) or Data_B (4) or Data_B (3); _B (2 ) <= Data_B (6) or Data_B (5) or Data_B (2) or Data_B (1); _B (3) <= Data_B (6) or Data_B (5) or Data_B (4) or Data_B (1) or Data_B (0); _B (4) <= Data_B (5) or Data_B (3) or Data_B (2); _B (5) <= Data_B (6) or Data_B (5) or Data_B (4) or Data_B (3); _B (6) <= Data_B (3) or Data_B (2) or Data_B (1) or Data_B (0); _B (7) <= Data_B (6) or Data_B (4) or Data_B (2) or Data_B (0); arch_bd;
Kom_imp.vhdlIEEE;
use IEEE.std_logic_1164.all; Kom_imp is (Data_N: in STD_LOGIC_VECTOR (3 downto 0); _BD: in STD_LOGIC_VECTOR (7 downto 0); _K: out STD_LOGIC); Kom_imp; arch_kom of Kom_imp is (Data_N, Data_BD) Data_N is "0110" => DataOut_K <= Data_BD (0); "0111" => DataOut_K <= Data_BD (1); "0101" => DataOut_K <= Data_BD (2); " ; 1000 "=> DataOut_K <= Data_BD (3);" 1001 "=> DataOut_K <= Data_BD (4);" 1100 "=> DataOut_K <= Data_BD (5);" 0011 " ; => DataOut_K <= Data_BD (6); "0010" => DataOut_K <= Data_BD (7); others => null; case; process; arch_kom;
Налагодження опису
Для проведення моделювання доцільно скористатися утилітою, що надається системою Active-HDL, а саме середовищем TestBench, яку схематично можна представити таким чином:
В
Малюнок 4.11 - Система тестування VHDL-моделей
Структура тестової програми при цьому описується на VHDL так, як якщо б вона сама була цифровою системою. Верифікація виконується відповідно до плану верифікації. Він являє собою якусь таблицю, яка описує режими роботи дії пристрою. У даному проекті існує 3 режими роботи: В«СтартВ», В«СтопВ», В«ГенераціяВ». Розглянемо верифікацію цих режимів більш докладно. p> Режим В«СтартВ». Даний режим представлений у таблиці 4.9, а результати, які були...
