отримані в процесі моделювання, представлені на малюнках 4.12 і 4.13. br/>
Таблиця 4.9 - Таблиця верифікації режиму В«СтартВ»
ResetDataOKStrClk_outReadyДействие1XXXXXXXXXUXUUобщий сброс000010011010-10-11устройство готове до генерації імпульсів
В
Малюнок 4.12 - Тимчасова діаграма верифікації режиму В«Загальний скиданняВ»
В
Малюнок 4.13 - Тимчасова діаграма верифікації режиму В«Пристрій готовий до генерації імпульсівВ»
Порівнюючи таблицю верифікації і результати моделювання, приходимо до висновку, що даний режим працює правильно. Отже, можна переходити до наступного режиму верифікації - режим В«СтопВ». p> Режим В«СтопВ». Даний режим представлений в таблиці 4.10, а результати, які були отримані в процесі моделювання, представлені на малюнках 4.14 та 4.15. br/>
Таблиця 4.10 - Таблиця верифікації режиму В«СтопВ»
DataOKClkДействие1001001100constостановка роботи генератора импульсов0001001101clockвозобновление роботи генератора імпульсів
В
Малюнок 4.14 - Тимчасова діаграма верифікації режиму В«Зупинка роботи генератора імпульсівВ»
В
Малюнок 4.15 - Тимчасова діаграма верифікації режиму «³дновлення роботи генератора імпульсівВ»
Порівнюючи таблицю верифікації і результати моделювання, приходимо до висновку, що даний режим працює правильно. Отже, можна переходити до наступного режиму верифікації - режим В«ГенераціїВ». p> Режим В«ГенераціяВ». Даний режим представлений в таблиці 4.11, а результати, які були отримані в процесі моделювання, представлені на малюнках 4.16 і 4.17. br/>
Таблиця 4.11 - Таблиця верифікації режиму В«ГенераціїВ»
DataD_KClk_outResetClkDataOut00010011099865, 13 kHz065 MHz1110001110100101482134, 85 kHz065 MHz0110011
В
Малюнок 4.16 - Тимчасова діаграма верифікації результату моделювання вхідного набору 110100101
В
Малюнок 4.17 - Тимчасова діаграма верифікації результату моделювання вхідного набору 000100110
Порівнюючи таблицю верифікації і результати моделювання, приходимо до висновку, що даний режим працює правильно.
Перевіривши всі режими верифікації даного пристрою можна прийти до висновку, що даний пристрій працює правильно. Після цього можна приступати до наступного етапу проектування - схемної реалізації. p> Схемна реалізація
Синтез та оптимізація проекту
Синтез проводився з використанням системи синтезу Synplify 7.0 Pro фірми Synplicity. Результатом синтезу є RTL схема вентильного рівня, схема Technology View і файл звіту. RTL - схема і звіт наведені в додатках. br/>
RTL - схема блоку перевірки на непарність
В
RTL - схема блоку В«ШифраторВ»
В
RTL - схема пристрою
В
Постсінтезное моделювання
Для проведення постсінтезного моделювання необхідно згенерувати файл з розширенням *. vhm, що містить описи списку з'єднань на VHDL. (За замовчуванням після виконання синтезу генерується файл у форматі edif, проте даний формат недостатньо вивчений і менш наочний. Тому в Synplify передбачена можливість генерувати файли зі списками сполук або у форматі VHDL, або у форматі Verilog.). p align="justify"> Далі в Active-HDL вибирається режим підтримки множинних інтерфейсів (Multiple-Unit) і відповідне архітектура верхнього рівня. Результати моделювання блоків перевірки на непарність і В«шифратораВ» наведені на рис.4.18 і ріс.4.19 відповідно. br/>В
Малюнок 4.18 - Тимчасова діаграма постсінтезного моделювання блоку перевірки на парність
В
Малюнок 4.19 - Тимчасова діаграма постсінтезного моделювання блоку В«ШифраторВ»
Порівнявши результати постсінтезного моделювання даних блоків, можна сказати те, що дані пристрої отсінтезіровани правильно.
Результати постсінтезного моделювання всього пристрою наведені нижче.
В
Малюнок 4.20 - Тимчасова діаграма постсінтезного моделювання всього пристрою
Порівнявши результати постсінтезного моделювання пристрою, можна сказати те, що пристрій отсінтезіровано правильно.
Реалізація і програмування
Т.к. представлені блоки є частиною більш складного і великого пристрою, то його реалізація на ПЛІС виконуватися не буде. Процедури розміщення й трасування доцільно виконувати для цілого проекту, а не для його функціональних блоків. Таким чином, файл прошивки ПЛІС буде являти собою бітовий файл, сформований після налагодження всього пристрою. Цей файл буде завантажений через JTAG порт в FPGA
ПЕРЕЛІК ВИКОРИСТОВУЮТЬСЯ ДЖЕРЕЛ
1. Перспективи розвитку обчислювальної техніки: У 11 кн.: довід. посібник/За ред. Ю.М. Смирнова. Кн.6: спеціалізовані ЕОМ. - М.: Вища. шк.; 1989. - 144 с...
