ростих команд. Це також не означає, що такі ЦП виявляться малоефективними і ., З них 9,3 млн. припадало на I-cache і D-cache. Площа ядра 335 мм2, тобто значно менше, ніж оригінального POWER2, ​​а кількість контактів скоротилося до 1088. P2SC використовувався при споруді суперкомп'ютера IBM SP2, що містить до 512 ЦП і до 1 Тбайт оперативної пам'яті. p> Так як ядро ​​POWER2 не змогло досягти тактової частоти вище 160 МГц, то при розробці POWER3 за основу було взято ядро ​​масового PowerPC 620. Суттєвих змін до нього не вносилося, оскільки продуктивність PowerPC 620 була досить високою. У ядро ​​додали по одному вещественному і адресного конвеєру, збільшили кількість регістрів перейменування і черг команд. ЦП міг працювати з обома наборами команд - PowerPC і POWER, a целочисленная і адресна логіка була розширена до 64-біт. Крім того, як і PowerPC 620, цей ЦП допускав позачергове виконання команд. p> ЦП розташовував вісьмома конвеєрами: трьома цілочисельними (двома простими і одним комплексним), двома речовими, двома адресними і одним для логіки переходів. Було передбачено два синхронізованих файлу цілочисельних регістрів (по 48 записів), а також файл речових регістрів на 56 записів. Обсяг I-cache з 128-канальної асоціативністю становив 32 Кбайт, a D-cache з 128-канальної асоціативністю і зворотним записом - 64 Кбайт. TLB команд і даних зберігали по 128 записів, також була присутня таблиця історії переходів на 2048 записів і кеш адрес переходів на 256 записів. B-cache, що працює на тактовій частоті 200 МГц, підключався через виділений 256-біт канал даних. Ширина системної шини склала 128 біт, а тактова частота - 100 МГц. ЦП виготовлявся по гібридному технологічному процесу з 250-нм транзисторами і 350-нм шарами металізації і містив 15 млн. транзисторів (площа становила 270 мм2). Перші ЦП працювали на частоті 200 МГц, але з переходом на 180-нм техпроцес SO1 з мідними провідниками вона була істотно підвищена.
Перші новини про POWER4 розійшлися по світу з Microprocessor Forum, який проходив у жовтні 1999 р. Услід за оголошенням про, швидкий вихід Merced, зробленим Intel, компанія IBM натякнула про явне небажання переходити на архітектуру VLIW в осяжному майбутньому і анонсувала свій двоядерний POWER4. По суті, цей ЦП представляв собою два модифікованих ядра POWER3, універсальний комутатор, 1,44 Мбайт восьмиканального багатопортового S-cache з зворотним записом і допоміжні пристрої, зібрані на одній кремнієвій підкладці. Об'єм I-cache з двоканальної асоціативністю склав 64 Кбайт, а
D-cache з чотирьохканальною асоціативністю і зворотним записом - 32 Кбайт. D-cache був трьохпортовим і дозволяв виконати одночасно дві операції читання і одну - запису. Обсяг B-cache з восьмиканальної асоціативністю і зворотним записом міг досягати 32 Мбайт, а його теги зберігалися безпосередньо на підкладці ЦП (для набагато більш швидкого доступу). За чотири таких ЦП об'єднувалися в один процесорний модуль. О...
