45941,152 Показники швидкодії (speed grade) -6, -7,-8ОсобенностіПоддержка синтезованих процесорних ядерNiosIIКол-у вбудованих умножителей 18 x 18-біт/9 x 9-бит13/2618/3626/5235/7086/172150/300Регистры введення-виведення в елементах введення-виведення + + + + + + Блоки двухпортового ОЗУ + + + + + + Кількість глобальних і локальних ланцюгів тактірованія8816161616Кол-во PLL/виходів PLL2/62/64/124/124/124/12ДоступностьДоступность в індустріальному температурному виконанні + + + + + + Доступність в безсвинцевого виконанні + + + + + + Ресурси ПЛІСEP2C5EP2C8 (A) EP2C20 (A) EP2C35EP2C50EP2C70Подсістема введення-виводаПоддержіваемие рівні напруги вводу-виводу (B) 1.5, 1.8, 2.5, 3.3Поддержіваемие стандарти вводу-виводаLVDS, RSDS, Mini-LVDS, LVPECL, Differential SSTL-18 (I & II), Differential SSTL-2 (I & II) ,1.5-V Differential HSTL (I & II) ,1.8-V Differential HSTL (I & II), SSTL-18 (I & II), SSTL-2 (I & II) ,1.5-V HSTL (I & II), PCI, PCI-X, PCI Express (4), LVTTL, LVCMOSМаксімальная швидкість обміну даними по LVDS (Mbps) ( Прийом/Передача) 805/640805/640805/640805/640805/640805/640Кол-во каналів LVDS6079136209197265Максімальная швидкість передачі даних по RSDS/Mini-LVDS (Mbps) 311311311311311311Программіруемая здатність навантаження виходів + + + + + + Підтримка інтерфейсів зовнішньої памятіПоддержіваемие інтерфейси зовнішньої памятіQDRII , DDR2, DDR, SDRНалічіе IP-ядер контролерів зовнішньої пам'яті + + + + + + Підтримка тимчасовим аналізатором + + + + + + Керівництво з конструювання друкованих плат + + + + + +
.3 Висновки
У цій главі було проведено аналіз існуючих архітектур побудови ПЛІС, а також розглянуті основні їх особливості. Обгрунтовується вибір елементної бази для побудови пристрою (ПЛІС фірми ALTERA серії CYCLONE II (EP2C70) повністю задовольняє поставленим в завданні умовам). Докладно наведені основні характеристики даного сімейства ПЛІС. Також приведена порівняльна таблиця основних представників серії. p align="justify"> 5. Реалізація модуля стиснення ЛЧМ сигналів на базі ПЛІС
.1 Функціональна схема пристрою
Синтез функціональної схеми модуля, її подальше тестування та аналіз проводиться із застосуванням пакета Quartus II v. 9.0, призначеним для реалізації проектів на мікросхемах фірми Altera . Функціональна схема може бути виконана різними способами, що розрізняються як за обсягом займаних ресурсів ПЛІС, так і за швидкодією. Синтезируемая схема повинна забезпечувати вимога технічного завдання за швидкодією, при мінімумі необхідних для її реалізації ресурсів ПЛІС. Проведемо синтез функціональної схеми модуля на основі структурної схеми.
Синтез схеми необхідно почати з опису необхідних елементів для її побудови. Обсяг постійної внутрішньої пам'яті, необхідний для реалізації даного пристрою 31232 біт. Пояснимо розподіл...
