у для квадратур вхідного сигналу, вхід CLK (24МГц), вхід CLK_160 (96МГц ), входи В«NRDВ», В«KRDВ», 5-и розрядний вхід В«DZIВ», а також 20-и розрядний вхід MS, де на шину MS фактично подається значення зі зсувного регістру (з блоку В«SyndrvВ»), що дозволяє отримати з 24МГц різні серії імпульсів з частотами 1,2 МГц, 2,4 МГц, 4,8 Мгц, необхідні для коректної роботи блоку В«COREL_MEMВ».
Слід зазначити, що сигнали В«НРРВ» і В«КРДВ» проходять через схему виділення фронту. Далі, якщо сигнал В«ТЕСТВ» відсутній (на вході В«TESTВ» логічний В«0В») вхідні дані надходять на блок В«COREL_MEMВ» з 13-и розрядних входів В«in_XВ», В«in_YВ», в якому і відбувається процес згортання вхідних квадратур з відповідними відліками копії ЛЧМ сигналу. У разі, якщо на вході В«TESTВ» логічна В«1В», то на вхід блоку В«COREL_MEMВ» надходять квадратури, лічені з ПЗУ з тестовим сигналом. br/>В
Малюнок 5.1 Функціональна схема модуля стиснення
Блоки В«lpm_romXВ» і В«lpm_romYВ» - ПЗУ, кожне на 256 13-и розрядних слів. У ці блоки синтезовані за допомогою т.зв. В«МегафункційВ» - вбудований в САПР інструмент, що дозволяє за допомогою графічного інтерфейсу і діалогових вікон синтезувати блоки ПЗУ, ОЗУ, pll і т.д. Таким чином, була розглянута робота функціональної схеми пристрою в цілому. p align="justify"> Розглянемо функціональну схему блоку В«COREL_MEMВ» представлену на малюнку 5.2.
В
Рис 5.2 Функціональна схема блоку В«COREL_MEMВ»
На цій схемі представлені два блоку В«correlationВ» і В«mem_bufferВ». У першому, після надходження одиничного стробу на вхід В«NRDВ» починається процес обчислення згортки для сигналу довжиною до 256 відліків. Процес розбитий на 4 паралельних обчислення згорткових сум по 64 відліку, за кожен такт CLK_160 (96МГц) обчислюються 8 відліків (4 для уявної та 4 для дійсної частини) вихідного сигналу. Квадратури прийнятого луна-сигналу або тестового сигналу надходять на 13 розрядні входи In_X, In_Y. У блоці відліки цих квадратур записуються в перший елемент сдвигового масиву на 256 елементів для кожної квадратури. При кожному такті надходження відліків (1,2 МГц) елементи цього масиву зсуваються вправо (збільшують на 1 порядковий номер у масиві, останній відповідно випадає). У процесі обчислення згортки елементи цього масиву комплексно перемножуються з відліками копії сигналу, які надходять на чотири 12-і розрядних входу CD1, CD2, CD3, CD4 (у кожному 12 розрядному слові старші 6 біт - уявна частина, а молодші 6 біт - відповідно, дійсна). Результат перемноження накопичується для кожного з 4 паралельних процесів, а згодом складається, формуючи відліки вихідного сигналу. Синтез блоку вироблений з VHDL коду, коди блоків наведені у додатку А.
Для того щоб забезпечити працездатність системи, необхідно, щоб відліки надходили в порядку відповідному формулі обчислення згортки (2.1). Для цього по ши...
