я діаграм Stateflow HDL coder НЕ підтримує, зокрема таблиці істинності і древа if-else з безумовними переходами вище п'ятого порядку [15]. Відповідно до цього модель була доопрацьована.
Перед початком генерації коду розробника говорять про необхідність налаштувати параметри створеної моделі для оптимальної роботи з HDL кодером. Вручну робити це не представляється доцільним, оскільки для цього достатньо ввести в командному рядку Matlab команду: >> hdlsetup «Ім'я моделі ».
Найбільш зручним і простим у реалізації способом для генерації HDL коду є використання утиліти HDL Workflow Advisor , що дозволяє покроково призвести генерацію коду (малюнок 3.10).
Першим кроком є ??установка цільового призначення використання утиліти, а також безпосередньо самої апаратури, для якої буде генеруватися код (малюнок 3.11). У даній роботі використовується просто генерація HDL коду для ПЛІС Xilinx Spartan 6 збірки csg 324. Додатково в цьому ж діалоговому вікні встановлюється кінцева директорія для збереження файлів, а також інструмент для синтезування згенерованого коду. У випадку встановлення, наприклад програми Xilinx ISE як ПО для відпрацювання коду, з'являється додатковий пункт 4 FPGA Synthesis and Analysis . На даному етапі це не представляє інтересу, оскільки надалі проведена безпосередня генерація коду конфігурації в Xilinx ISE .
Наступний крок - підготовка імітаційної моделі Simulink для генерації HDL коду. На даному етапі автоматизовано проводяться наступні види перевірок: загальна (перевірка установок і параметрів моделі), перевірка на наявність циклічно замкнутих алгебраїчних виразів, перевірка на відсутність непідтримуваних для генерації блоків у складі моделі і перевірка на тимчасові інтервали симулювання (малюнок 3.12).
Третій крок - установка для користувача налаштувань для генерованого коду (рисунок 3.13). У числі даних налаштувань: вибір генерованого коду ( VHDL / Verilog ); вибір тематики звітів, створюваних за результатами генерації; установка найменувань для портів тактуючих імпульсів, скидання і дозволяючого; вибір виду сигналу скидання (синхронний / асинхронний); вибір установок з оптимізації коду; вибір стилю кодування і коментарів. Варто сказати, що також на даному етапі можливий вибір безпосередньо генеруються файлів, в числі яких можуть бути: HDL код, Testbench код і модель для косімуляціі з обираним там же симулятором (наприклад Mentor Graphics ModelSim ).
Таким чином були згенеровані три файли: satellite. vhd, Model_HDL. vhd і Model_HDL_pkg. vhd , що відповідає коду для SF -діаграми і коду вищого рівня ієрархії. У разі успішного проходження всіх етапів на екран виводиться звіт про процедуру генерації HDL коду (малюнок 3.14).
У даному звіті можна побачити всю необхідну інф...
