/p>
перевірка згенерованого коду з використанням HDL Verifier.
Досягти компромісу між займаної на кристалі площею і швидкістю роботи можна, оптимізувавши HDL -код за рахунок розподіленої конвейеризации, потокової обробки та спільного використання ресурсів. У Matlab є можливість скористатися покращеною оптимізацією циклів, що полягає в потокової обробці циклів і розгортанні циклів для проектів Matlab , що містять цикли for або матричні операції. Постійні масиви і матричні змінні в коді Matlab можна розташувати в блоки RAM . У Simulink можна реалізувати багатоканальні конструкції і техніки сериализации, часто зустрічаються в додатках обробки сигналів і зв'язку.
Після синтезу проекту можна переглянути звіт за часом і виділити в моделі Simulink вузькі місця з обмеженнями за часом. Ця інтеграція із засобами синтезу дозволяє швидко робити робочі операції і значно скорочує час проектування на ПЛІС.
Щоб швидко перевірити отриманий HDL -код, разом з ним генеруються і тестові вектора, які можна налаштувати за допомогою різноманітних опцій, що додають додаткові вхідні сигнали для коду . Також можна створити скрипт для автоматизації процесу компіляції та симуляції коду в HDL -симуляторах. HDL Verifier дозволяє згенерувати два типи моделей ко-симуляції:
виконання ко-симуляції HDL -коду в Simulink і HDL -симуляторі, такому як Cadence
Incisive або Mentor Graphics ModelSim і Questa
FPGA-in-the-loop (FIL) - для перевірки проекту в Simulink та платі з ПЛІС.
Загальна підсумкова модель, створена за допомогою пакета Stateflow середовища автоматизованого проектування і розробки Matlab представлена ??на малюнках 3.6 - 3.9.
Дана модель містить 3 вкладених стану - Radio, Telemetry, Energy , що відповідає кінцевим автоматам, що відповідає за обробку радіокоманд (рисунок 2.2), збір та обробку телеметричної інформації (рисунок 2.3), управління системою енергопостачання (малюнок 2.4). Логіка роботи даних Stateflow -діаграм вже описувалася. Варто згадати лише про те, що загальна структура роботи виконана у вигляді паралельної декомпозиції, що є невід'ємною частиною сучасної системи.
Автоматична генерація коду пропонує використовувати в якості кінцевого продукту дві мови - VHDL і Verilog. За заявою фірми Xilinx оптимальним мовою для випущених даною компанією пристроїв є VHDL , незважаючи на це прийнято рішення про створення коду обох мов з метою подальшого порівняння по безпосереднім текстовим розмірами.
На етапі вивчення утиліти HDL Coder було виявлено, що деякі стилі створенн...
