еративної пам'яті лежить кільце з двох логічних елементів НЕ (інверторів), з'єднаних за типом засувки (див. рис. 1). Розглянемо, як він працює. Якщо подати на лінію Q сигнал, що відповідає одиниці, то, пройшовши крізь елемент D.D1 він звернеться в нуль. Але, вступивши на вхід наступного елемента, - D.D2 - цей нуль знову перетвориться на одиницю. Оскільки, вихід елемента D.D2 підключений до входу елемента D.D1, то навіть після зникнення сигналу з лінії Q, він буде підтримувати себе самостійно, тобто тригер перейде в стійкий стан. Образно це можна уподібнити дракону, кусають себе за хвіст.
Природно, якщо на лінію Q подати сигнал, відповідний логічному нулю, - все буде відбуватися так само, але навпаки!
Рис. 1. Пристрій найпростішого тригера (ліворуч). Образно це можна представити драконом, що кусає свій хвіст
Пристрій елемента НЕ (інвертора)
Як влаштований елемент НЕ raquo ;? На це питання можна відповісти однозначно. Залежно від наявної у нас елементарної бази, кінцева реалізація варіюється в дуже широких межах.
Нижче як приклад приведена принципова схема найпростішого інвертора, сконструйованого з двох послідовно з'єднаних комплементариев/* взаємно доповнюються */CMOS-транзисторів - p- і n- канального (див. рис. 2).
Якщо на затвори подається нульовий рівень, то відкривається тільки p-канал, а n-канал залишається розімкненим. В результаті, на виході ми маємо напругу живлення (т. Е. Високий рівень). Навпаки, якщо на затвори подається високий рівень, розмикається n-канал, а p-канал - замикається. Вихід виявляється закорочен на масу і на ньому встановлюється нульова напруга (т. Е. Низький рівень).
Рис. 2. Пристрій елемента НЕ (інвертора)
Пристрій матриці статичної пам'яті
Подібно осередкам динамічної пам'яті, тригери об'єднуються в єдину матрицю, що складається з рядків (row) і стовпців (column), останні з яких так само називаються бітами (bit).
На відміну від осередку динамічної пам'яті, для управління якої достатньо всього одного ключового транзистора, осередок статичної пам'яті управляється як мінімум двома. Це не здасться дивним, якщо згадати, що тригер, на відміну від конденсатора, має роздільні входи для запису логічного нуля і одиниці відповідно. Таким чином, на клітинку статичної пам'яті витрачається цілих вісім транзисторів (див. Рис. 3) - чотири йдуть, власне, на сам тригер і ще два - на керуючі засувки .
Причому, шість транзисторів на клітинку - це ще не межа! Існують і більш складні конструкції! Основний недолік шести транзисторної осередки полягає в тому, що в кожен момент часу може оброблятися всього лише один рядок матриці пам'яті. Паралельне читання осередків, розташованих в різних рядках одного і того ж банку неможливо, так само як неможливо і читання одного осередку одночасно із записом іншої.
Рис. 3. Пристрій 6-транзістроной одно-портової осередку SRAM-пам'яті
Цього обмеження позбавлена ??Багатопортовий пам'ять. Кожна комірка Багатопортовий статичної оперативної пам'яті містить один-єдиний тригер, але має кілька комплектів керуючих транзисторів, кожний з яких підключено до своїм лініях ROW і BIT, завдяки чому різні осередки матриці можуть оброблятися незалежно. Такий підхід набагато більш прогресивний, ніж розподіл пам'яті на банки. Адже, в останньому випадку паралелізм досягається лише при зверненні до осередків різних банків, що не завжди здійснимо, а багато портова пам'ять допускає одночасну обробку будь-яких осередків, позбавляючи програміста від необхідності вникати в особливості її архітектури.
Найбільш часто зустрічається двох - портова пам'ять, пристрій осередки якої зображено на рис. 4. Неважко підрахувати, що для створення однієї комірки двох - портової статичної оперативної пам'яті витрачається восьмій транзисторів. Нехай ємність кеш-пам'яті становить 32 Кб, тоді тільки на одне ядро ??піде понад два мільйони транзисторів!
Єдина відмінність в інтерфейсах статичної та динамічної пам'яті полягає в тому, що мікросхеми статичної пам'яті маючи значно меншу ємність (а, отже - і меншу кількість адресних ліній) і геометрично розташовуючись набагато ближче до процесора, можуть дозволити собі розкіш не вдаватися до мультиплексуванню. І тому, для досягнення найвищої продуктивності, номери рядків і стовпців найчастіше передаються одночасно.
Рис. 4. Пристрій 8-транзістроной двох портової осередку SRAM-пам'яті
Рис. 5, 6. Осередок динамічної пам'яті втілена в кристалі
Якщо статична пам'ять виконана у вигляді самостійної мікросхеми, а не розташовується безп...
