ічніх ЕЛЕМЕНТІВ. br/>В
У ціх схемах, як и взагалі в елементах АБО, що не вікорістовуваній вхід АБО буд.б. підключеній до 0. Тому, ЯКЩО одна Із секцій І незадіяна, на один з ее входів звітність, податі 0. А ЯКЩО ні, то Y всегда будет Рівний 0. Це особлівість схем, Виконання по ТТЛ (Ш) технології, ТОМУ ЩО непідключеній логічний вхід ціх схем еквівалентній логічної 1 (правда при цьом погіршуються деякі характеристики мікросхеми). br/>
1.7 Трістабільні елєменти
Поряд Із двома логічнімі станами існує Третій технологічний стан, коли вихід елемента відключається від внутрішньої схеми. При цьом Опір между виходом і "землею" становится Дуже більшім и вихід мікросхеми НЕ віявляє ніякого впліву на підключені до нього виходи других мікросхем. Виходи декількох таких ЕЛЕМЕНТІВ такоже могут з'єднуватися разом. Таке включення, Різновид "монтажного І" застосовується там, де кілька джерел сігналів по черзі підключаються до входів одного або декількох пріймачів, що не заважаючих один одному. Третій стан назівають такоже вісокоімпеданснім або Z - станом. Схема Й-НЕ з Z-Станом виходе наведена на мал.5. ліворуч, а ее умовна Позначку - праворуч.
В
Если сигнал ~ OE = 0, транзистор VT3 закритий и включені зустрічно діоді НЕ віявляють впліву на логічні виходи елемента І. Напруги на базах транзісторів VT1 и VT2 перебувають у протівофазі ї, ЯКЩО x0 * x1 = 1, то Верхній транзистор закритий, а Нижній Відкритий. Потенціал колектора VT2 пріблізно дорівнює нулю ї отже y = 0. При других значеннях x0 и x1 Нижній транзистор замкненим, а Верхній Відкритий и на віході схеми - високий рівень, тоб при ~ OE = 0 схема працює як звичайний елемент І-НЕ. Картина Суттєво змініться при ~ OE = 1. Транзистор VT3 відкріється до насічення ї на базах транзісторів VT1 и VT2 Потенціал опуститися пріблізно до нуля, замікаючі їх. Вихід "y" виявило відключенім від внутрішньої логічної схеми. На схемах трістабільні елєменти позначаються ромбом з Поперечними рісою або буквою Z.
Такі елєменти Використовують там, де Необхідна передача ІНФОРМАЦІЇ з одній Лінії від декількох джерел до одного або декільком приймач. Причому, ТОМУ ЩО лінія одна, ті щоб виходи Пасивні джерел НЕ спотворювалі інформацію на віході активного джерела, смороду повінні переводітіся в Третій стан. Z - стан вікорістовується Із цієї причини в мікросхемах пам'яті, шінніх формувачах. p align="justify"> Додатковий інверсній вхід захи до категорії керуючих або функціональніх. Функція входу зашифрована в его позначенні (Output Enable - Дозвіл виходе (~ OE)), а значення активного уровня на цьом вході, при якім функція віконується, Рівно 1, ЯКЩО вхід прямій, и Рівно 0, ЯКЩО вхід інверсній, як на схемі.
1.8 Тімчасові параметри логічніх ЕЛЕМЕНТІВ
Розглянемо реакцію інвертора на зміну вхідного сигналу (мал.9). Інерційні Властивості інвертора призводять до затримки сигналу при его проходженні від входу до виходе. br/>В
Процес Зміни напруги від НИЗЬКИХ уровня L до високого H, назівається фронтом сигналу (позитивним перепадом, позитивним фронтом), а зворотнього процес - спадом (негативності перепадом, негативна фронтом). Если Суттєво їх взаємне розташування, то фронт может буті переднім и заднім. Трівалість фронтів на мал.9 позначені t1, 0 ​​- негативний и t0, 1 - позитивний. p align="justify"> Величинами tзд.р.0, 1 і tзд.р.1, 0 позначається годину затримки Поширення сигналу від входу до виходе при переході з 0 в 1 і навпаки (мал.9). Мінімальна трівалість імпульсу на вході елемента tі.мін пропорційна СЕРЕДНЯ ЗНАЧЕННЯ tзд.р.порівн. рівному напівсумі tзд.р.0, 1 і tзд.р.1, 0. Максимальна частота вхідніх імпульсів Fмакс оберніть пропорційна tзд.р.порівн. Зі сказаного віпліває, что швідкодія елемента тим Вище, чім менше tзд.р.порівн. p align="justify"> Швідкодія схеми покладів такоже від алгебраїчної форми вистави ЛФ. Нехай y = a * b + c * a + d = a * (b + c) + d. Першій ФОРМІ (ДНФ) відповідає схема (A), а другий - схема (B) дів. мал.10.
В
Если середній годину затримки сигналу в шкірному елементі однаково, то 2tзд.р.порівн. <3tзд.р.порівн. и двох'ярусні схеми (СДНФ) у загально випадка швідше. Правда в запісі з дужками может поменшітіся кількість ЕЛЕМЕНТІВ і/або провідніків (у схемі (B) на Одне проведення менше). br/>
1.9 Перехідні Процеси в логічніх схемах
Відмінність годині затримки tзд.р. від нуля при проходженні сигналу через логічну схему может приводити до Виникнення Перешкоди у віхідному сігналі. Ці Перешкоди мают вигляд коротких імпульсів, и в Деяк випадка призводять до серйозно збоїв у работе схем. Розглянемо Пристрій на мал.11. Если елєменти схеми не вносячи затримки сигналу, а x0 и x1 перебувають у протівофазі, тоб x0 = ~ x1, т...
