ustify"> Якщо пристрій не встигає виконати необхідну від нього команду в темпі магістралі, воно може призупинити на ціле число періодів сигналу SYSCLK завершення циклу читання або запису за допомогою зняття (перекладу в низький рівень) сигналу I/O CH RDY (подовжений цикл). Це проводиться у відповідь на отримання сигналу IOR * або IOW *. Сигнал I/O CH RDY може утримуватися низьким не більше 15,6 мкс, оскільки через цей інтервал часу відбувається регенерація оперативної пам'яті. В іншому випадку процесор переходить в режим обробки немаскованого переривання. <В
Рис. 3
3. Опис пристрою, вибір та розрахунок елементів
Опис пристрою почнемо з селектора адреси. Для пристрою були обрані вільні адреси в просторі введення/виведення персонального комп'ютера: 360h, 362h, 364h, 366h, 368h, 36Ah, 36Ch, 36Eh. Адреса на лініях SA4-SA9 завжди однаковий, при збігу адреси на цих лініях і появі сигналу AEN (дозволу адреси) за допомогою мікросхем логіки на вході С2 дешифратора формується дозволяючий сигнал низького рівня. Залежно від адреси на лініях SA1-SA3 дешифратор виставляє на одному з 8 виходів низький рівень, для адреси 36Eh при цьому формується сигнал/IOCS16, чим підтверджується можливість 16-розрядного обміну. Таблиця істинності дешифратора показана на малюнку 4. <В
Рис. 4
Виходи дешифратора підключені до логічних елементів або - не (крім 8 виходу), на другий вхід цих елементів надходить сигнал /IOW. Спочатку на виході логічного елемента низький рівень, в момент часу, коли дешифратор виставить на виході низький рівень (пристрій розпізнає адресу), і з'явиться низький рівень сигналу/IOW, на виході або - не з'явиться високий рівень. По позитивному фронту сигналу на тактовій вході тригера інформація з шини даних записується в тригер.
Окремо слід описати адресу 36Eh, після того як пристрій розпізнає цей адресу (дешифратор виставить низький рівень на восьмому виході), відразу ж посилається імпульс на тактовий вхід лічильника і змінюється адреса комірки ОЗУ. Восьмий вихід дешифратора разом з/IOW через мікросхему або підключений до входу ОЗУ, керуючому записом. Низький рівень на виході логічного елемента з'явиться тільки за наявності низького рівня на виході дешифратора і низького рівня сигналу/IOW, з цього моменту почнеться запис в ОЗУ.
Безпосередньо до шини підключаються мікросхеми: дешифратор (КР1533ІД7), інвертори (КР1533ЛН1) і логічний елемент і (КР1533ЛА2) . Всі ці мікросхеми серії КР1533 і, отже, задовольняють вимогам, що пред'являються до приймачів магістральних сигналів. У них висока швидко...
