кож високу швидкість вибірки даних не більше 120нс. Обидві мікросхеми побудовані на CMOS технології але сумісні з логікою ТТЛ харчування мікросхем здійснюється від 5В. p> Проаналізувавши необхідні для реалізації функції були обрані наступні мікросхеми логіки:
К555ЛП5, чіп має чотири стандартних елемента виключає АБО. p> Стандартні серії ТТЛ: 533, 555. p> Час затримки 10 нс,
потужність споживання 55 мВт
Корпус: 201.14-1 (DIP14)
Імпортний аналог: SN74LS86
В
Рис 3. Розводка мікросхеми К555ЛП5
К555ЛЕ мікросхема серії ТТЛ:
Випускаються в 533, 555серіі. p> Час затримки 15 нс,
потужність споживання 32мвт
логічних елемента 3ІЛІ-НЕ
Корпус: 201.14-1 (DIP14)
Імпортний аналог: SN74LS27
К555ЛА3 мікросхема серії ТТЛ:
Випускаються в 155, 533, 555серій. p> Час затримки 20 нс,
потужність споживання 22мвт
логічних елемента 2І-НЕ
Корпус: 201.14-1 (DIP14)
Імпортний аналог: SN74LS27
К155ЛЕ5 мікросхема серії ТТЛ:
Випускаються в 155 сери. p> Час затримки 19 нс,
потужність споживання 32мвт
логічних елемента 2І-НЕ
Корпус: 201.14-1 (DIP14)
К555АП6 мікросхема серії ТТЛ:
Випускаються в 555серіі. p> Час затримки 40 нс,
Струм навантаження 36мА
потужність споживання 400мВт
ми розрядний двонаправлений буфер
Корпус: 201.20-1 (DIP20)
Всі мікросхеми живляться від напруги 5В і мають сумісні ТТЛ рівні і сумісні по навантаженню.
Опис роботи принципової схеми
Для виконання детектування - селекції адреси було розглянуто логічний алгоритм аналізу адреси та виконано проектування селектора адреси. Молодші розряди потрібні для вибірки адреси всередині самої мікросхеми ОЗУ, таким чином контролюються тільки три старших розряду. p> Додатково перед селектором адреси була встановлена ​​схема порівняння, на вхід якої подані старші розряди адреси A13, A14, A15. Використовуючи перемикачі можна встановлювати необхідний діапазон адрес з кроком 8Кб. В якості такої мікросхеми порівняння використано три елементи мікросхеми К555ЛП5. DD1
Поступив на входи адресу по старших лініях A13, A14, A15 порівнюється з заданими перемикачами значеннями і при збігу їх на виході формується 0 сигнал для наступної частини схеми дешифратора адреси. Використання трьох старших розрядів шини адреси дозволяє задати довільне місце проектованого блоку в адресному просторі ОЗУ з кроком 8Кб. Для цього перемикачами SA1-SA3 на вході мікросхеми DD1, виставляючи 1ий або 0ой сигнали, задаємо необхідний початковий адресу. На схемі всі перемикачі в 0м стані і при приході за даними лініях всіх 0 дешифратор адреси активує першу ОЗУ DD5. p> Далі необхідно через дешифратор адреси сформувати сигнал управління для кожної з двох мікросхем ОЗУ.
Для вибору конкретної мікросхеми дешифратор адреси виконує функці...
