C; READ: in STD_LOGIC; CLK1: out STD_LOGIC; CLK2: out STD_LOGIC;
LOAD: out STD_LOGIC;
READY: out STD_LOGIC; STB: out STD_LOGIC
);
end component; component oscill port (
CLOCK: out STD_LOGIC
);
end component; component ram port (
ADDR: in STD_LOGIC_VECTOR (7 downto 0); DATA: in STD_LOGIC_VECTOR (31 downto 0); WE: in STD_LOGIC;
Q: out STD_LOGIC_VECTOR (31 downto 0)
);
end component;
component regpiso
port (
CLK: in STD_LOGIC;
DATA: in STD_LOGIC_VECTOR (31 downto 0); LOAD: in STD_LOGIC;
SO: out STD_LOGIC
);
end component;
---- Signal declarations used on the diagram ----
signal CLK1: STD_LOGIC; signal CLK2: STD_LOGIC; signal LO1: STD_LOGIC; signal NET578: STD_LOGIC; signal NET908: STD_LOGIC; signal RED: STD_LOGIC;
signal REDY: STD_LOGIC; 11
signal BUS127: STD_LOGIC_VECTOR (31 downto 0);
signal BUS534: STD_LOGIC_VECTOR (31 downto 0);
begin
U1: f
port map (
N => N, X => X,
Y => BUS127
);
U2: ram port map (
ADDR => ADDR, DATA => BUS127,
Q => BUS534, WE => WR
);
U3: regpiso port map (
CLK => CLK1, DATA => BUS534, LOAD => LO1,
SO => NET578
);
U4: bcode port map (
CLK => CLK2,
DATA => KEY,
DIN => NET578,
LOAD => LOAD, SO => RESULT
);
U5: kontroler port map (
ASK => ASK, C => NET908, CLK1 => CLK1, CLK2 => CLK2, LOAD => LO1, READ => RED, READY => REDY, STB => STB
);
U6: oscill port map (
CLOCK => NET908
);
RED <= READ;
- Output buffer terminals READY <= REDY; READYO <= REDY;
end FUNC;
Тимчасова діаграма
Діаграма потоку даних:
KEY
LOA
Лист
N (3: X (31
func
f
mut
pwr
mut
pwr
ADR (7
WR READ READ
a
tore l
a a *
myn
a ^
myn
a
a * MYF
UN
n re
re
a * a tost
d
BK MYF
RESU ST
READ
AS
X (31
X (31
PROCESS
mynum, res: real count: integer;
Y (31:0
N (3:
UN
fakt
ram
Y (31
regpiso
Y (31 Y (0)
mu
BCODE
result
adr (7:
process (WE, ADDR, DATA) ram_mem
process (CLK) TEMP_SO
process (CLK, LOAD) TEMP SO
CLK CLK
KONTROLER
process (C) NUM
Висновок
Структура шіфрующе-вичислювального пристрою була описана мовою VHDL і налагоджена з використанням пакета Aldec Active-HDL.
Опис запропонованого алгоритму мовою опису апаратури виявилося нескладним і повторює підходи і принципи, використовувані при подібних пристроїв на звичайних високорівневих мовах програмуванні програмування.
Використаний програмний пакет у свою чергу надає розробнику потужний арсенал засобів для налагодження, моделювання та верифікації описаного пристрою.
Список літератури
1. Синтез логічних схем з використанням мови VHDL. Бібіло П.М.
2. Проектування цифрових систем на VHDL. Суворова E. А., Шейнін Ю. Є.
3. Fundamentals of Digital Logic with VHDL. Brown S.
