ходить m інформаційних розрядів і одночасно проводиться розподіл. Потім кл. К1 розмикається, а кл. К2 замикається, і протягом наступних (nm) тактів на вхід регістра нічого не подається, а на вихід надходить залишок від ділення. По закінченні передачі n - розрядної комбінації ключі повертаються в початкове положення і цикл повторюється. На Рис. 8. наведена тимчасова діаграма кодера.
У кодер входять D-тригери і логічні елементи АБО, що виконують операцію складання по модулю два. На Рис. 10. приведена структурна схема однотактного D-тригера. Їх позначення обумовлено властивістю зберігати стан логічної 1 після зняття вхідного сигналу до приходу чергового тактового імпульсу. на Рис. 11. тимчасова діаграма D-тригера.
Залишок від ділення з кодера потрапляє в послідовний регістр. З зсувного регістру через паралельні виходи біти CRC - 4 переходять в регістр пам'яті і регістр зсуву знову готовий до роботи. На Рис. 12. наведена схема зсувного регістру.
У паралельних регістрах запис двійкового числа здійснюється у всі розряди одночасно. Їх функція зводиться тільки до прийому, зберігання і передачі інформації. У зв'язку з цим паралельні регістри часто називають регістрами пам'яті. перед записом двійкового числа всі тригери встановлюються в стан 0 подачею імпульсу по входу установка нуля raquo ;. Для запису в регістр подається імпульс записи, що відкриває вхідні елементи І. код вхідного числа записується в регістр. По закінченні операції запису інформація, записана в регістр, зберігається, незважаючи на те, що вхідна інформація може змінюватися. Для зчитування інформації подається імпульс по входу Зчитування raquo ;. На вихідні шини регістру передається код числа, записаний в регістр. Паралельний регістр також виконаний на D-тригерах. На Рис. 13. наведена схема паралельного регістра.
При зчитуванні з паралельного регістра бітів CRC - 4 вони потрапляють на входи мультиплексора, який комутує їх у потік Е1. на єдиний вихід Y інформація передається то з одного, то з іншого входу почергово, тобто мультиплексор підключає до входу по одній вхідної лінії. Кожна вхідна лінія (DI) має свою адресу (код). Вибір тієї чи іншої лінії здійснюється подачею відповідного коду адреси на адресні шини S1 ,. S4. на Рис. 14. наведена схема мультиплексора з 16 в1 .
Відповідність кодів адрес S0, S1, S2, S3 і вхідних ліній визначається таблицею істинності мультиплексора (Таблиця 1).
По виходу з мультиплексора біти CRC - 4 в строго певний час потрапляють на вхід логічного елемента І. АБО, який в строго певний час вставляє їх в потік Е1.
В результаті розробки формувача CRC - 4 вийшла схема, наведена на Рис. 15.
Висновок
У даному проекті був розроблений блок формувач CRC - 4. З причини того, що діаграми представляють очікувані результати, випливає, що кожна схема зокрема, а значить і блок в цілому, працюють вірно.
Даний блок має просту структуру, доступну для подальшого вивчення та модернізації.
Література
1. І. І. Бобров - Імпульсні і цифрові пристрої +2008.
. Е.Л. Кон, С.Н. Ліцин, О.І. Шеховцов - Надмірне кодування в системах телемеханіки і передачі даних 2 011.
. І.Г. Бакланов - Технології вимірювань первинної мережі. Частина 1. Системи E1, PDH, SDH +2008.
. Ю.С. Забродін - Промисловий економіка 2010.
