розподіл (при цьому ключ кл. k1 замкнутий, а кл. k2 разомкнут) і на вихід регістра надходять усі m інформаційних розрядів. У запам'ятовуючих елементах залишається залишок r (x). Після цього кл. k2 замикається, а кл. k1 розмикається, і на вихід регістра надходить залишок r (x), а ЛЗ і елементи пам'яті заповнюються ( n - m) розрядами наступній комбінація і весь цикл повторюється. У результаті на виході спочатку послідовно з'являються все m інформаційних, а потім ( n - m) перевірочних розрядів n - розрядної кодової комбінації.
Недолік схеми рис. 5, що полягає в необхідності затримки інформації на ( nm) тактів, може бути усунутий при використанні еквівалентної схеми рис. 6.
Рис. 6.
Протягом перших m тактів замкнутий кл. k1 і розімкнений кл. k2. При цьому на вихід регістра надходить m інформаційних розрядів і одночасно проводиться розподіл. Потім кл. k1 розмикається, а кл. k2 замикається, і протягом наступних ( nm) тактів на вхід регістра нічого не подається, а на вихід надходить залишок від ділення. По закінченні передачі n - розрядної комбінації ключі повертаються в початкове положення і цикл повторюється. Саме такий тип кодера (рис. 6) я використовую в моєму курсовому проекті.
Складність циклічного кодера пропорційна довжині коду n . Отже, кодер циклічного коду набагато простіше, ніж кодер довільного лінійного коду, складність якого пропорційна n 2 .
2.3 Структурна схема мультиплексора Е1
3. Розробка блоку Формувач CRC - 4
Потрібно спроектувати блок Формувач CRC - 4 raquo ;, який проводить розрахунок суми CRC - 4 і включає результат в сигнал наступного подсверхцікла. У блок входить кодер, регістр, мультиплексор і пристрій керування. У роботі даного блоку використовуються мітки циклів. Схема роботи формувача CRC - 4 показана на Рис. 1.
Потік Е1 проходить через кодер, з перших 8 циклів беруться першi біти TS0 і обраховує їх по полиному Х4 + Х + 1 і вставляє в наступні 8 циклів.
На Рис. 2. наведена загальна структура розроблюваного блоку.
Рис. 2. Функціональна схема формувача CRC - 4.
Пристрій керування виділяє мітки циклів. Як тільки пройшла перша мітка пристрій управління дає команду кодеру починати роботу, при проходженні дев'ятого мітки пристрій управління видає команду закінчувати поділ і вставляти прораховані біти С1, С2, С3, С4 в наступні 8 циклів.
У пристрій управління входять 2 лічильника послідовного типу з безпосередніми зв'язками, схема якого представлена ??на Рис.3.
Перед надходженням рахункових імпульсів все розряди лічильника встановлюються в стан 0 подачею імпульсу на вхід Установка нуля raquo ;. При надходженні перших рахункового імпульсу перший Т-тригер підготовляється до перемикання в протилежний стан, і після закінчення дії імпульсу переходить у стан Q=1. У лічильник записується число 1. Рівень 1 з виходу Q1 впливає на рахунковий вхід другого розряду, готуючи його до перемикання.
Після закінчення другого рахункового імпульсу перший Т-тригер переходить в стан 0 raquo ;, а другий Т-тригер перемикається в стан 1 raquo ;. Таким чином, здійснюється робота лічильника з приходом наступних імпульсів.
Перший розряд лічильника переключається з приходом кожного вхідного імпульсу, другий розряд - кожного другого, третій - кожного четвертого, а четвертий спрацьовує на кожен восьмий рахунковий імпульс.
Після закінчення 15-го імпульсу всі розряди лічильника встановлюються в стан 1 raquo ;, а 16-й імпульс перемикає перший розряд лічильника в стан 0 raquo ;, слідом за ним перемикаються і інші розряди в початковий стан. На Рис. 4. наведена тимчасова діаграма довічного лічильника.
Схема лічильника виконана на рахункових Т-тригерах з внутрішньою затримкою.
Характерною властивістю Т-тригера є його перемикання в протилежний стан з приходом кожного чергового вхідного імпульсу. У вибраному Т-тригері особливістю є наявність додаткового інвертора. Послідовність перемикання асинхронних RS-тригерів, що входять до Т-тригер: на етапі фронту вхідного імпульсу переключається основний тригер, а по закінченні тривалості вхідного імпульсу - допомiжнi?? ий тригер. Цей варіант Т-тригера називається також тригер з внутрішньою затримкою . На Рис. 6. наведена тимчасова діаграма Т-тригера.
На Рис. 7. наведена схема розробляється кодера.
На вхід схеми надходять m інформаційних символів. Протягом перших m тактів замкнутий кл. К1 і розімкнений кл. К2. При цьому на вихід регістра над...
