говування можна змінити за допомогою спеціального регістра установки пріоритетів. Мікроконтролери сімейства 68HC12 працюють на тактовій частоті до 8 МГц і випускаються в двох модифікаціях: для роботи при напрузі живлення 4,5-5,5 і 2,7-3,3 В. Блок фазового автопідстроювання частоти (ФАПЧ), розташований на кристалі мікроконтролера , дозволяє програмно задавати частоту системи. Схема контролю тактового сигналу викликає перезапуск (початкове завантаження) мікроконтролера, якщо його тактова частота виявляється нижче 100 КГц. Перезапуск здійснюється також за сигналом сторожового таймера, контролюючого виконання програми.
Значне зниження енергоспоживання мікроконтролерів забезпечується в режимах очікування (Wait Mode) і зупинки (Stop Mode), в які мікроконтролер переходить по командам WAIT і STOP відповідно. У режимі очікування зупиняється робота процесора, але триває функціонування периферійних модулів: таймера, послідовного інтерфейсу, АЦП, сторожового таймера, а також схеми контролю переривань. Вихід з режиму очікування забезпечується при надходженні запиту переривання або зовнішнього сигналу початкового завантаження (Reset). У режимі зупинки повністю припиняється функціонування процесора і периферійних модулів. При цьому повернення в робочий режим здійснюється зовнішніми сигналами Reset або IRQ. Крім того, для повернення з режимів очікування і зупинки можна використовувати сигнали KWD7-0, KWJ7-0, KWH7-0, що надходять на висновки портів D, J, H, запрограмовані відповідним чином. У режимі очікування споживання потужності становить 40-50% від потужності, споживаної в робочому режимі. У режимі зупинки струм живлення знижується до декількох десятків мікроампер.
. 2 Способи адресації і система команд
Мікроконтролери сімейства 68НС12 є 16-розрядним розвитком 8-розрядного сімейства 68HC11. Програмний код 68НС12 знизу вгору сумісний з кодом 68HC11 на рівні початкового тексту. Тому розробники, які застосовують в якості елементної бази представників цього популярного 8-розрядного сімейства, можуть без особливих проблем перейти на 16-розрядні мікроконтролери, використовуючи наявні засоби програмування для 68HC11 і раніше розроблене програмне забезпечення. Процесор CPU12 підтримує всі способи адресації, використовувані сімейством 68НС11, і реалізує 7 додаткових варіантів індексної адресації. Забезпечуються наступні способи адресації:
1) реєстрова (операнд розташовується в одному з регістрів процесора);
2) безпосередня (8- або 16-розрядний операнд розташовується в другому і третьому байтах команди);
) пряма (8-розрядний адреса операнда задається в другому байті команди);
) розширена (16-розрядний адреса операнда розташовується в другому і третьому байтах команди);
) відносна (адреса операнда утворюється шляхом складання вмісту програмного лічильника PC і заданого в команді 8- або 16-розрядного зсуву);
) індексна з 5-розрядним зміщенням (адреса операнда утворюється шляхом складання вмісту регістра X, Y, SP або PC з 5-розрядним зміщенням);
) індексна з преддекрементом (перед вибіркою операнда вміст заданого в команді регістра X, Y або SP зменшується на число від 1 до 8);
) індексна з предінкрементом (перед вибіркою операнда вміст заданого регістра X, Y або SP збільшується на число від 1 до 8);
) індексна з постдекрементом (після вибірки операнда вміст заданого регістра X, Y або SP зменшується на число від 1 до 8);
) індексна з постинкрементом (після вибірки операнда вміст заданого регістра X, Y або SP збільшується на число від 1 до 8);
) індексна зі зміщенням, розташованим в акумуляторі (адреса операнда утворюється шляхом складання вмісту заданого регістра X, Y, SP або PC з вмістом одного з акумуляторів);
) індексна з 9-розрядним зміщенням (адреса операнда утворюється шляхом складання вмісту заданого регістра X, Y, SP або PC з 9-розрядним зміщенням);
) індексна з 16-розрядним зміщенням (адреса операнда утворюється шляхом складання вмісту заданого регістра X, Y, SP або PC з 16-розрядним зміщенням);
) побічно-індексна з 16-розрядним зміщенням (адреса операнда розташовується в комірці пам'яті з адресою, який виходить шляхом складання вмісту заданого регістра X, Y, SP або PC з 16-розрядним зміщенням);
) побічно-індексна зі зміщенням, розташованим в регістрі D (адреса операнда розташовується в комірці пам'яті з адресою, який виходить шляхом додавання вмісту заданого регістра X, Y, SP або PC з вмістом регістра D).
Процесор CPU12 виконує набір з 208 команд над операндами, розташованими в регістрах і комірках пам'яті. ...
