') then <= (others => '0'); _tmp < = '0 '; (rising_edge (C)) then <= counter + 1; (counter = 5) then <= (others => '0'); _tmp <= not q_tmp; <= '0 '; if; if; process; <= q_tmp; Behavioral;
Тимчасова діаграма роботи елемента DIV12 наведена на рис. 10. br/>В
Рисунок 10 - Тимчасова діаграма роботи DIV12
Третім елементом, аналоги якого відсутні в стандартних бібліотеках ISE, є Loader. Даний елемент замінює у вихідній схемі тригер DD5.2 і ланцюг його первісної установки. У вихідній схемі тригер DD5.2 використовується для формування керуючих сигналів на висновках R і L регістра DD8, здійснюючи його первісну завантаження. Тригер переключається тільки двічі - перший перемикання здійснює RC-ланцюг, встановлюючи на виході Q тригера рівень лог.1, при цьому регістр DD8 встановлюється в режим паралельної завантаження. Друге перемикання здійснюється по фронту синхроімпульсу, який завантажує в регістр DD8 первинну інформацію і одночасно виводить його з режиму паралельної завантаження. p align="justify"> У переробленої схемою функції тригера DD5.2 і RC-ланцюга здійснює елемент Loader. Його завданням є сформувати на виході Q імпульс, який дозволив би завантажити в регістр DD8 первинну інформацію, після чого встановити вихід Q в лог.0. Тимчасова діаграма роботи елемента наведена на рис. 11. Текст опису модуля на VHDL:
{Тут розміщується оголошення стандартних бібліотек}
entity loader is (C: in STD_LOGIC;: out STD_LOGIC); loader; Behavioral of loader is (C) first_cnt: boolean: = true; (rising_edge (C)) then (first_cnt) then < = '1 '; _cnt: = false; <= '0'; if; if; process;
end Behavioral;
В
Малюнок 11 - Тимчасова діаграма роботи елемента Loader
Як видно з малюнка 11, стан виходу Q невідомо до приходу першого синхроімпульсу, оскільки стан виходу тригера відразу після включення є випадковим.
Інші елементи, наявні в схемі, є стандартними і містяться в бібліотеках Xilinx ISE.
Найпростішим бібліотечним елементом, використаних у цій схемі, є інвертор. Умовне графічне позначення інвертора в Xilinx ISE представлено на рис. 12. Робота інвертора описується таблицею істинності, представленої в табл. 2. br/>В
Рисунок 12 - Умовне графічне позначення інвертора
Таблиця 2 - Таблиця істинності для інвертора
INOUT0110
До елементів стандартної логіки, використаним у схемі, також відносяться елементи І і АБО. Умовне графічне позначення елемента І представлено на рис. 13, елемента АБО - на рис.14. br/>В
Малюнок 13 - Умовне графічне позначення елемента І
В
Малюнок 14 - Умовне графічне поз...
